TW201547232A - 乙太網路中繼器 - Google Patents

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TW201547232A
TW201547232A TW104107587A TW104107587A TW201547232A TW 201547232 A TW201547232 A TW 201547232A TW 104107587 A TW104107587 A TW 104107587A TW 104107587 A TW104107587 A TW 104107587A TW 201547232 A TW201547232 A TW 201547232A
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Ron Sterenson
Guy Reina
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Sckipio Technologies S I Ltd
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Abstract

本發明揭示了一種用於經由複數條各別通訊線路而將資料來回傳送到複數個收發器單元之多埠存取節點，該多埠存取節點包含複數個處理器，每一處理器包含一主通訊單元，該主通訊單元包含一網路端埠，該處理器包含與該等通訊線路中之各別通訊線路相關聯的至少一線路端埠，該等處理器中之至少一處理器進一步包含一有一中繼埠之中繼單元，該中繼單元被耦合到同一該處理器之該主通訊單元，該中繼埠被耦合到至少一不同的該處理器之至少一該網路端埠，其中該中繼單元被配置成中繼沿著目標朝向該等收發器單元中之至少一收發器單元的一下行方向以及自該等收發器單元中之至少一收發器單元抵達的一上行方向中之至少一方向的該資料之至少一部分。

Description

乙太網路中繼器
本發明揭示之技術係大致有關通訊系統，且尤係有關多埠分配點(Distribution Point；簡稱DP)。
第1圖中示出一多埠分配點(DP)的一典型組態，且第1圖是一先前技術多埠分配點10的一典型組態之一示意方塊圖。在此種組態中，來自網路端的資料終止於一光纖網路終端(Optical Network Termination；簡稱ONT)12，且經由一外部交換器14(第1圖中之G.999.1交換器)以及該多埠分配點單元(Distribution Point Unit；簡稱DPU)內之一內部交換器(亦即，晶片161、162、163、及164(第1圖中之4-DFE))構成的一交換器階層而被分配到該網路的用戶端上之一些用戶圖中未示出。ONT 12通常只有用於服務多個用戶埠之一單一用戶網路介面(User Network Interface；簡稱UNI)。另一方面，一DP可支援不同數目的用戶，且因而需要一種將多個DPU晶片用於連接到多條用戶線路之可擴充架構。將 包含單一UNI埠之單一ONT連接到多個DPU晶片時，需要可將資料流切換到各別DPU晶片之一交換器組件。此種架構的問題在於：該交換器組件不只是提高了DPU的成本，而且也增加了功率消耗。
為了簡化多埠DPU晶片內之交換流量問題，使用了ITU-TG.999.1(或G.int)。最初被指定為將被用於各數位用戶線路(Digital Subscriber Line；簡稱DSL)鏈接及實體層收發器(實體層裝置)間之一訊框子層及介面規格的該國際電信聯盟電信標準化部門(International Telecommunications Union Telecommunication Standardization Sector；簡稱ITU-T)建議藉由將用戶線路埠編碼到G.999.1訊框標頭(frame header)，而簡化了該交換邏輯。此種方式可容許可易於以硬體實施之極簡單的交換邏輯。此外，每一用戶線路可在不同的實體層速率下運行。該G.999.1建議也支援一種資料流量控制(Data Flow-Control；簡稱DFC)("背壓"(backpressure))機制，此種DFL機制可將流量控制施加到目標為單一用戶線路之流量，而不是施加到以乙太網路流量控制實施之所有流量，因而延伸了正常的乙太網路"暫停"("PAUSE")流量控制機制。
考慮到一交換器的成本及能力與其支援的交換器埠之數目以及每一埠的速度直接相關，此外，在每一DP之內，每一DPU晶片需要被一高速(數十億位元(multi-gigabit))資料鏈路饋入，以便對每一用戶支援十億位元 的流量速率(traffic rate)；待解決的一個問題是如何在不需要高成本/功率消耗交換的情形下以源自單一ONT UNI埠的資料流量饋入多條用戶線路。
本發明揭示技術之一目的在於提供一種新穎的多埠存取節點，其中以一種串接(鍊接)組態配置且操作多個分配點單元(DPU)處理器，以便不需要DPU中之網路交換器，或至少減少交換器埠密度。根據本發明揭示之技術，因而提供了一種用於經由複數條各別通訊線路而將資料來回傳送到複數個收發器單元之多埠存取節點。該多埠存取節點包含複數個處理器，其中每一處理器包含一主通訊單元。該主通訊單元包含一網路端埠。該處理器包含與該等通訊線路中之各別通訊線路相關聯的至少一線路端埠。該等處理器中之至少一處理器進一步包含一有一中繼埠之中繼單元。該中繼埠被耦合到同一處理器之該主通訊單元。該中繼埠進一步被耦合到至少一不同的處理器之至少一網路端埠。該中繼單元被配置成中繼沿著目標朝向該等收發器單元中之至少一收發器單元的一下行方向以及自該等收發器單元中之至少一收發器單元抵達的一上行方向中之至少一方向的資料之至少一部分。
10‧‧‧多埠分配點
12、102、152‧‧‧光纖網路終端
14‧‧‧外部交換器
161、162、163、164‧‧‧晶片
100、150‧‧‧分配點單元
104‧‧‧乙太網路交換器
1061、1062、1063、1064、1581、1582、1583、1584、2001、2002‧‧‧多埠數位前端處理器
1081、1082、1083、1084、1601、1602、1603、1604‧‧‧類比前端單元
1101、1102、1103、1104、1621、1622、1623、1624‧‧‧混合線路介面
112、154‧‧‧隨機存取記憶體裝置
1201、1202、202、2021、2022‧‧‧主乙太網路方塊
1281、1282、1283、1084、1285、1286、1287、1088、1721、1722、1723、1724、214、2161-2164、2165-2168‧‧‧線路端埠
1241、1242、1701、1702、1703、1704、2141、2142‧‧‧網路 端埠
1221、1222、204、2041、2042‧‧‧中繼乙太網路方塊
1261、1262、1741、1742、1743、218、2182‧‧‧中繼埠
130‧‧‧終端點
126‧‧‧背壓
156‧‧‧非揮發性記憶體裝置
164‧‧‧電源單元
200‧‧‧中繼器
206‧‧‧主互連交換器
208‧‧‧記憶體裝置
2101、2102、2103、2104‧‧‧數據機裝置
212‧‧‧類比前端介面單元
222、224‧‧‧雙向資料流路徑
220、2201‧‧‧背壓信號
230‧‧‧終端
232、2641、2661、2681、2721、2741、2761、2781、2801、2821、2841‧‧‧連接
2501、2541‧‧‧媒體存取控制器
2521、2561‧‧‧實體編碼子層方塊
2601、2602‧‧‧序列化器/解序列化器
262‧‧‧交換器/網路處理器
290‧‧‧下行資料路徑
292‧‧‧上行資料路徑
294‧‧‧管理資料路徑
300‧‧‧暫停中繼模組
302‧‧‧部分暫停位元映像方塊
304‧‧‧位元位置方塊
306‧‧‧位元數目方塊
308‧‧‧遮罩產生器
310‧‧‧位元映像移位器
312‧‧‧遮罩移位器
314、322‧‧‧邏輯或閘
316‧‧‧邏輯及閘
318‧‧‧位元映像聚合器
320‧‧‧暫停位元重新映射器
326‧‧‧暫停產生模組
324‧‧‧本地流量控制
若配合各圖式而參閱前中之詳細說明，將可更完整地 理解且體會本發明揭示之技術，在該等圖式中：第1圖是一先前技術多埠分配點(DP)的一典型組態之一示意方塊圖：第2圖是兩個DPU晶片被串接在一起而提供一"虛擬"8埠DPU晶片的根據本發明揭示技術的一實施例而建構及操作的解決方案之一例示應用之一示意方塊圖：第3圖是示出將兩個DPU晶片連接為支援兩倍數目的用戶線路埠且根據本發明揭示技術的實施例而建構及操作的一鍊之一示意圖：第4圖是根據本發明揭示技術的另一實施例而建構及操作之另一實施例之一示意方塊圖：第5圖是根據本發明揭示技術的實施例而建構及操作的中繼器實施例中之內部資料流之一示意圖：第6圖是根據本發明揭示技術的實施例而建構及操作的中繼器解決方案之一高階示意圖：第7A圖是示出根據本發明揭示技術的實施例而建構及操作的中繼器架構的一實際實施方式之一示意圖：第7B圖是進一步示出朝向用戶端的一下行資料路徑的第7A圖所示中繼器架構之一示意圖：第7C圖是進一步示出朝向網路端的一上行資料路徑的第7A圖所示中繼器架構之一示意圖：第7D圖是進一步示出通常被用於傳送各處理器間之管理資料的一資料路徑的第7A圖所示中繼器架構之一示意圖：以及 第8圖是示出根據本發明揭示技術的實施例而建構及操作的暫停中繼模組之一示意圖。
本發明揭示之技術藉由提供一種經由複數條各別通訊線路而將資料來回傳送到複數個收發器單元(例如，用戶端設備(Customer Premises Equipment；簡稱CPE)單元)之多埠存取節點(例如，分配點(DP))而克服了先前技術的缺點。該多埠存取節點包含複數個處理器，其中每一處理器包含一主通訊單元。該主通訊單元包含一網路端埠。該處理器包含與該等通訊線路中之各別通訊線路相關聯的至少一線路端埠。該等處理器中之至少一處理器(通常為該等處理器中之複數個處理器)進一步包含一有一中繼埠之中繼單元。該中繼埠被耦合到同一處理器之該主通訊單元。該中繼埠被耦合到至少一不同的處理器之至少一網路端埠。該中繼單元被配置成中繼沿著目標朝向該等收發器單元中之至少一收發器單元的一下行方向以及自該等收發器單元中之至少一收發器單元抵達的一上行方向中之至少一方向的資料之至少一部分。本發明揭示之技術提出了一種低成本且低功率的解決方案，此種解決方案能夠易於擴充，以便在不顯著增加分配點單元(DPU)處理器的成本及複雜性之情形下支援不同數目的用戶線路。本發明揭示技術之該提出的解決方案可將低成本/低功率/低埠密度之交換器用於支援大量用戶的DP，或者在之支援 小量用戶(例如，最多16個用戶)的DP中，甚至可完全不需要交換器。待解決的問題是：構想、設計、及建造一種可在低成本及低功率下配置及操作且在考慮到外部主機的情形下係為可擴充且具有透通性之(本發明揭示的)解決方案。
單數或複數形式之術語"晶片"及"處理器"是可互換的，且在本發明中意指積體電路(Integrated Circuit；簡稱IC)、單石積體電路、中央處理單元(Central Processing Unit；簡稱CPU)、多核心處理單元、以及共同外殼內被配置成執行指令(亦即，程式、碼、或演算法等的指令)的一組電路等的裝置中之至少一者。在"實施方式"及"申請專利範圍"的全文中，術語"下行"及"下行方向"是可互換的，且參照到自一網路服務供應商(例如，一分配點)朝向一客戶、用戶、或使用者(例如，用戶端設備(CPE))傳送的資料。在"實施方式"及"申請專利範圍"的全文中，術語"上行"及"上行方向"是可互換的，且參照到自該客戶、用戶、或使用者(CPE)朝向該網路服務供應商傳送的資料。
本發明揭示技術之該提出的解決方案可使多個DPU晶片在操作上被串接為一鍊，以便不需要DPU中之網路交換器，或至少減少交換器埠密度。DPU晶片的此種串接或鍊接對被連接的外部主機(或交換器)猶如該等DPU晶片是支援大量用戶埠的單一DPU晶片。在一鍊中被連接的該單一DPU晶片支援之用戶線路埠數目正好是一單 一晶片支援的埠數乘以該鍊中之晶片數。此種解決方案對外部主機是完全透通的，且亦透通地支援G.999.1。
現在請參閱第2圖，第2圖是兩個DPU晶片被串接在一起而提供一"虛擬" 8埠DPU晶片的根據本發明揭示技術的一實施例而建構及操作的解決方案之一例示應用之一示意方塊圖。在第2圖所示之該例示組態中，使用只具有被連接到DPU晶片的2個交換器埠之一交換器實施一個16埠的DPU。第2圖示出一DPU 100，該DPU 100包含一光纖網路終端(Optical Network Terminal；簡稱ONT)102(也被稱為"Optical Network Termination")、一乙太網路交換器104、四個多埠數位前端(Digital Front End；簡稱DFE)處理器1061、1062、1063、及1064、四個類比前端(Analog Front End；簡稱AFE)單元1081、1082、1083、及1084、四個混合線路介面(I/F)1101、1102、1103、及1104、以及一隨機存取記憶體(Random Access Memory；簡稱RAM)裝置112(第3圖中被示為"DDR")。DPU 100包含一網路端及一用戶端。該網路端透過ONT 102(經由光纖鏈路)經由一中央交換局(Central Office；簡稱CO)而耦合到一網際網路服務供應商(Internet Service Provider；簡稱ISP)。該用戶端經由通常可以雙絞線(例如，銅線)的形式實施之各別通訊線路而耦合到(通常為複數個)在本發明中也被稱為"用戶端設備"(或"用戶提供的設備")(CPE)之收發器單元(圖中未示出)。第2圖示出一個16埠DPU 100的一例子，該16埠DPU 100意味著可有多達16個CPE單元經由16條通訊線路(例如，雙絞線)而耦合到DPU 100的該用戶端。在替代的或類似的方式下，DPU 100可以有諸如8個或32個等的可變不同數目之埠。
如第2圖所示，ONT 102被耦合到乙太網路交換器104。在替代實施例中，ONT 102被耦合到多埠DFE處理器1061、1062、1063、及1064中之一多埠DFE處理器(將在下文中參照第4圖所示之本發明揭示技術的另一實施例說明此種情形)。在第2圖所示之該特定實施例中，乙太網路交換器104被耦合到兩個多埠DFE處理器1062、1063。多埠DFE處理器1061被耦合到多埠DFE處理器1062，且多埠DFE處理器1063被耦合到多埠DFE處理器1064。此外，多埠DFE處理器1061、1062、1063、1064經由向量化匯流排(該向量化匯流排可被實施為各處理器間之一網狀網路(mesh network))而相互交換被用於向量化之預編碼資料(以雙向寬箭頭示出該向量化)。向量化通常意指該DPU上的資料在被傳輸到該等CPE(亦即，用戶或接收器端)之前先利用該DPU上的資料之預編碼而執行串訊消除(crosstalk cancellation)之技術。一般而言，此種資料的預編碼通常涉及消除用於代表該等通訊通道對一特定頻率的回應的一通道矩陣(channel matrix)中之非對角線元素(off-diagonal element)。該通道矩陣的主對角線(main diagonal)與在各發射器與各接收器之間耦合的直接通道(線路)有關，而該通道矩陣 中之非對角線元素則代表串訊通道。
第2圖示出：每一多埠DFE處理器包含被耦合到各別AFE之四個線路端埠。尤其，多埠DFE處理器1061被耦合到AFE 1081，多埠DFE處理器1062被耦合到AFE 1082，多埠DFE處理器1063被耦合到AFE 1083，且多埠DFE處理器1064被耦合到AFE 1084。每一AFE被進一步耦合到其各別的混合線路介面。尤其，AFE 1081被耦合到混合線路介面1101，AFE 1082(圖中未示出)被耦合到混合線路介面1102(圖中未示出)，AFE 1083(圖中未示出)被耦合到混合線路介面1103(圖中未示出)，且AFE 1084被耦合到混合線路介面1104。如第2圖所示，每一混合線路介面經由至少一(通常為複數個)通訊通道(例如，雙絞線)而被耦合到該用戶端上之該等CPE。
為了進一步說明多埠DFE處理器1061、1062、1063、及1064之內部結構、組態、及操作，現在將進一步參照第3圖，第3圖是示出將兩個DPU晶片連接為支援兩倍數目的用戶線路埠且根據本發明揭示技術的實施例而建構及操作的一鍊之一示意圖。每一多埠DFE處理器包含在本發明中也被稱為"主乙太網路方塊"("主EB"或"主通訊單元")之一主通訊單元、以及複數個線路端埠。每一主EB包含一網路端埠。第3圖示出兩個多埠DFE處理器1061及1062，每一多埠DFE處理器有其各別的主EB(亦即，多埠DFE處理器1061中之主EB 1201，以及多埠DFE處理器1062中之主EB 1202)、以及複數個線路端埠 (多埠DFE處理器1061之)1281、1282、1283、1284、或(多埠DFE處理器1062之)1285、1286、1287、1288。主EB 1201包含一網路端埠1241，且主EB 1202包含一網路端埠1242。此外，多埠DFE處理器1061、1062、1063、及1064(第2圖)中之至少一多埠DFE處理器包含在本發明中也被稱為"中繼乙太網路方塊"("中繼EB"或"中繼通訊單元")之一中繼單元。在第3圖所示之組態中，多埠DFE處理器1061及1062中之每一多埠DFE處理器包含其各別的中繼EB(亦即，多埠DFE處理器1061包含一中繼EB 1221，且多埠DFE處理器1062包含一中繼EB 1222)。每一中繼EB由其各別的中繼埠。尤其，中繼EB 1222包含一中繼埠1262，且中繼EB 1221包含一中繼埠1261(如將於下文中說明的，不使用該中繼埠1261)。每一(相同)多埠DFE處理器內之主EB及中繼EB係相互耦合。尤其，如第3圖所示，在多埠DFE處理器1061內，主EB 1201及中繼EB 1221被耦合在一起。在多埠DFE處理器1062中，主EB 1202及中繼EB 1222被耦合在一起。一多埠DFE處理器之中繼EB被進一步耦合到至少另一(不同的)多埠DFE處理器之主EB，以便形成一中繼鍊組態。具體而言，多埠DFE處理器1062之中繼EB 1222被耦合到多埠DFE處理器1061之主EB 1201。第2圖示出兩個串接中繼組態(或中繼鍊組態)。具體而言，多埠DFE處理器1061與多埠DFE處理器1062間之串接耦合形成第一串接中繼組態。多埠DFE處理器1063與多埠 DFE處理器1064間之串接耦合形成第二串接中繼組態。
第3圖示出主EB與中繼EB間之資料流、以及中繼埠與主埠間之外部連接。此外，第3圖示出在一X終端點130上之該鍊之終端以及目標不是任何用戶埠的資料封包之丟棄。第3圖示出了一對多埠DFE處理器1061及1062與第2圖所示的乙太網路交換器104間之互連(亦即，內部以及外部耦合)。同樣地，該組態也適用於第2圖所示的其他對多埠DFE處理器1063及1064。
沿著下行方向，中繼單元(例如，中繼EB 1122)被配置且操作成經由各別的用戶通訊線路中繼目標為該等CPE中之至少一CPE的資料的至少一部分。例如，假設乙太網路交換器104經由線路端埠1283接收來自該網路端的目標為一用戶(CPE)編號3(圖中未示出)的資料。該用戶經由用戶通訊線路編號3而被耦合到DPU 102。乙太網路交換器104將該資料導引到多埠DFE處理器1062，該多埠DFE處理器1062經由其主EB 1202接收該資料。主EB 1202將該資料中繼到中繼EB 1222，該中繼EB 1222然後將該資料中繼到多埠DFE處理器1061之主EB 1201。主EB 1201經由線路端埠1283及用戶通訊線路編號3將該資料導引到目標用戶(CPE編號3)。根據一操作模式，資料的唯一目標是一特定接收器(CPE)；在此種情形中，資料被單獨地中繼(例如，傳送)，且完全朝向其預期接收者(亦即，經由該等多埠DFE處理器中之至少一多埠DFE處理器)。根據另一操作模式，資 料之不同部分的目標是不同的接收器(CPE)；在此種情形中，根據各別的預期接收者而傳播(分配)資料。通過整個中繼鍊組態且被發現目標不是任何用戶的資料被中繼EB 1221丟棄(亦即，拋棄)(以終端130指示)。
沿著上行方向，中繼單元(例如，中繼單元1221)被配置且操作成將自該等收發器單元(CPE)中之至少一收發器單元(CPE)抵達的資料的至少一部分中繼到該網路端(網路服務供應商)。例如，假設多埠DFE處理器1061自CPE編號3接收目標朝向該網路服務供應商的資料。主EB 1201將來自主EB 1201的該資料或該資料的至少一部分中繼(亦即，傳送或傳輸)到多埠DFE處理器1062之中繼EB 1222。中繼EB 1222將來該資料或該資料的至少一部分中繼到主EB 1202，該主EB 1202然後將該資料朝向該網路端中繼。根據一操作模式，唯有來自一特定CPE的資料被朝向該網路端中繼(亦即，經由該等多埠DFE處理器中之至少一多埠DFE處理器)。根據另一操作模式，當經由該鍊的各連續多埠DFE處理器朝向該網路端中繼該資料，而通過或傳播該資料時，自多個CPE聚合該資料。例如，假設在一特定時間間隔上，有來自CPE編號2(經由用戶通訊線路編號2)及CPE編號7(經由用戶通訊線路編號7)而目標朝向該網路端之資料。自多埠DFE處理器1061朝向多埠DFE處理器1062(經由主EB 1201與中繼EB 1222間之鏈路)中繼來自CPE編號2的資料，而然後(由多埠DFE處理器1062) 將該資料與來自CPE編號7且經由主EB 1202朝向該網路端傳輸的資料聚合。
本發明揭示之技術被進一步配置且操作成提供一種避免發生該等中繼EB傳輸的資料壓垮(overwhelm)了接收該資料或該資料的至少一部分(第3圖中之虛線箭頭126代表性地示出此種情況)時造成的資料擁塞之資料流量控制(DFC)機制。由主EB實現該機制，其方式為主EB傳輸用於將與接收進一步的資料的能力(亦即，或換言之，當無法接收進一步的資料時)有關的資訊傳送到中繼EB之一信號(亦即，在本發明中也被稱為"背壓信號"("back-pressure signal")。在無法接收進一步的資料之情況中，該背壓信號可將資料傳送到傳輸器(中繼EB)，以便在接收器(主EB)指示(亦即，經由背壓信號)其已恢復接收進一步的資料的能力之前，停止資料傳輸。
根據本發明揭示技術之另一實施例，提供了第4圖所示之另一種替代解決方案，其中示出了一種更有包容性的實施方式。現在請參閱第4圖，第4圖是根據本發明揭示技術的另一實施例而建構及操作之另一實施例150之一示意方塊圖。根據該實施例，已完全取消了(第2圖的)乙太網路交換器104，且使用4×4埠DPU晶片的一中繼鍊組態(或"串接中繼組態")實施一個16埠"虛擬"晶片。以連續相互連結的一些多埠DFE處理器(部分地)實施形成該中繼鍊組態的該等連結，以便形成該串接中繼 組態。為了實施第4圖所示之該解決方案，將一第二乙太網路埠加入該串接中繼組態階層中之頂端的(或"第一")多埠DFE晶片。該第二埠(如同前一實施例)被稱為一"中繼埠"(亦即，不同於被用於連接到外部主機之主埠)。根據該中繼鍊組態(或為了簡便而被稱為"鍊組態")，每一晶片之該中繼埠被連接到該鍊中之次一晶片的主埠(如第4圖所示，自頂端至底端)。在該鍊中之最後一個多埠DFE晶片中，該中繼埠被終止。
第4圖所示之DPU 150的組態包含一光纖網路終端(ONT)152、四個多埠數位前端(DFE)處理器1581、1582、1583、及1584、四個類比前端(AFE)單元1601、1602(圖中未示出)、1603(圖中未示出)、及1604、四個混合線路介面(I/F)1621、1622(圖中未示出)、1623(圖中未示出)、及1624、一隨機存取記憶體(RAM)裝置154(第4圖中被示為"DDR")、一非揮發性記憶體裝置156(第4圖中被示為"快閃記憶體")、以及一電源單元(Power Supply Unit；簡稱PSU)164。DPU 150包含一網路端及一用戶端。該網路端透過ONT 102(經由光纖鏈路)經由一中央交換局(CO)而耦合到一網際網路服務供應商(ISP)。該用戶端經由通常可以雙絞線(亦即，銅線)的形式實施之各別通訊線路而耦合到(通常為複數個)收發器單元(CPE單元，圖中未示出)。與第2圖類似，第4圖示出一個16埠DPU 150的一例子，該16埠DPU 150意味著可有多達16個CPE單元經由16條通 訊線路(例如，雙絞線)而被耦合到DPU 150的該用戶端。在替代的或類似的方式下，DPU 150可以有諸如8個或32個等的可變不同數目之埠。
每一多埠DFE處理器1581、1582、1583、及1584包含一主通訊單元(如第3圖所示之"主EB")、各別的網路端埠1701、1702、1703、及1704、以及各別的線路端埠(每一各別的處理器共同地表示為)1721、1722、1723、及1724。多埠DFE處理器1581、1582、1583、及1584中之至少一多埠DFE處理器包含一各別的中繼單元(如第3圖所示之"中繼EB")，該各別的中繼單元有一中繼埠。在第4圖所示之組態中，三個多埠DFE處理器1581、1582、1583包含各別的中繼埠1741、1742、1743。在每一多埠DFE處理器中，主EB被耦合到其各別的中繼EB(於適用時)。第4圖中以該等(相關)多埠DFE處理器內之虛線示出此種耦合。ONT 102被耦合到多埠DFE處理器1581的一主EB(圖中未示出)之網路端埠1701。本實施例中之該等多埠DFE處理器被循序地(連續地)耦合在一起，而形成一鍊組態。在該鍊組態中，多埠DFE處理器1581(也被稱為該鍊組態中之"第一處理器"或"第一晶片")被耦合到多埠DFE處理器1582，該多埠DFE處理器1582然後被耦合到多埠DFE處理器1583，該多埠DFE處理器1583然後被耦合到多埠DFE處理器1584。具體而言，多埠DFE處理器1581之中繼EB(圖中未示出)經由中繼埠1741與網路端埠1702間之連接而被耦合到多 埠DFE處理器1582之主EB(圖中未示出)。多埠DFE處理器1582之中繼EB(圖中未示出)與多埠DFE處理器1583之主EB(圖中未示出)之間經由中繼埠1742與網路端埠1703間之連接的耦合實現了該鍊組態中之次一連結。多埠DFE處理器1583之中繼EB(圖中未示出)與多埠DFE處理器1584之主EB(圖中未示出)之間經由中繼埠1743與網路端埠1704間之連接的耦合實現了該鍊組態中之最後的連結。多埠DFE處理器1584被指定為該中繼鍊組態中之最後的晶片(或最後的處理器)。多埠DFE處理器1581被指定為該中繼鍊組態中之第一晶片(或第一處理器)。此外，多埠DFE處理器1581、1582、1583、及1584被配置及操作成相互交換被用於向量化之預編碼資料(以雙向寬箭頭示出該向量化)。
在本質上，該等多埠DFE處理器之該等主通訊單元(主EB)及中繼單元(中繼EB)被配置及操作成中繼沿著目標朝向該等收發器單元(CPE)中之至少一收發器單元(CPE)的一下行方向以及自該等收發器單元中之至少一收發器單元抵達(進入)的一上行方向中之至少一方向的資料之至少一部分。沿著下行方向，可將該被中繼資料之不同的部分中繼到不同的各別收發器單元。具體而言，所有晶片(多埠DFE處理器)的操作原則係如下文所述。沿著下行方向，進入特定晶片的主通訊埠(例如，1701)之流量(亦即，資料)的目標是該晶片內之一本地用戶埠(亦即，網路端埠)(例如，朝向用戶1至4)或 位於該鍊組態中之另一晶片之一用戶埠(例如，朝向用戶12至16)。沿著下行方向(亦即，來自外部主機、網路服務供應商、CO等的實體)之轉送邏輯係如下文所述。至一本地用戶埠的所有流量在與該各別本地用戶埠相關聯的一串流資料結構(佇列)上排隊。該主EB將並未在本地排隊的其餘流量"隨意地"(例如，不加區別地)經由中繼EB而轉送到次一晶片。通過整個鍊(例如，序列)的晶片且其目標不是任何用戶埠的流量被該鍊組態中之最後一個晶片(亦即，多埠DFE處理器1584)丟棄。
沿著上行方向(亦即，沿著朝向外部主機的方向)，自一鄰接晶片(亦即，在該串接鍊組態內的該所述晶片之後或之前的一不同的晶片)進入中繼埠的資料流量之至少一部分被該中繼EB隨意地轉送到該主EB，且經由主通訊埠而朝向外部主機輸出。該規則的例外情況是對G.999.1暫停(PAUSE)訊框的處置。將於本說明書下文中更詳細地說明此種例外情況，且是本發明揭示技術的額外創新之標的。一般而言，且根據另一操作模式，DPU 150被配置且操作成在來自多個CPE(用戶)的資料經由該鍊組態的各連續晶片中繼而朝向該網路端(外部主機)傳播時聚合該資料。
現在請進一步參閱第5及6圖。第5圖是根據本發明揭示技術的實施例而建構及操作的中繼器實施例200中之內部資料流之一示意圖。第6圖是根據本發明揭示技術的實施例而建構及操作的中繼器解決方案之一高階示意圖。 第5圖示出一DP處理器的各典型組件，該等組件包括一主乙太網路方塊(EB)202、一中繼EB 204、一主互連交換器206、一記憶體裝置208、複數個數據機裝置2101、2102、2103、及2104、以及複數個AFE介面單元(共同地表示為212)。該DP處理器包含複數個線路端埠216。主EB 202包括網路端埠214。中繼EB 204包含一中繼埠218。第5圖示出主乙太網路方塊與中繼乙太網路方塊間之資料流(經由路徑222及224)(亦即，沿著上行及下行方向)、以及將L2(第2階)記憶體208用於沿著上行方向的資料之暫時儲存。雙向資料流路徑222代表來回線路端埠214、主EB 202、主互連交換器206、及記憶體裝置208之資料流。同樣地，雙向資料流路徑224代表來回中繼埠218、中繼EB 204、主互連交換器206、及記憶體裝置208之資料流。第5圖進一步示出沿著上行方向發生擁塞時在該鍊中自中繼EB 204朝向其他晶片(第5圖中未示出)傳輸的一背壓信號220。
前文中配合第4及5圖而說明的中繼器功能有一些可能的實施方式。在一單純(亦即，簡單)實施方式中，如第5圖所示，經由L2記憶體裝置208轉送沿著下行及上行方向的流量。此種實施方式在流量通過每一晶片(例如，多埠DFE處理器)時可能產生該流量的某些延遲。在該實施方式中，每一晶片檢查其主(網路端)埠上接收的流量，且只轉送目標不是其本地埠中之一本地埠的流量。在另一實施方式中，如配合第6圖所述的(且配合第 7A圖而更詳細說明的)，該鍊中之所有晶片都藉由將該主EB的一輸入實體編碼子層(Phisical Coding Sub-layer；簡稱PCS)通道直接連接到該中繼EB的一輸入PCS通道，而在相同時間有效地接收下行流量。基本上，第6圖示出被相互耦合的兩個多埠DFE處理器2001及2002(分別為"晶片#1"及"晶片#2")。晶片#1包含一主EB 2021、一中繼EB 2041、一網路端埠2141、複數個線路端埠2161-2164、以及一中繼埠2182。晶片#2包含一主EB 2022、一中繼EB 2042、一網路端埠2142、複數個線路端埠2165-2168、以及一終端230。具體而言，第6圖示出本發明揭示技術的中繼器解決方案之一高階圖，其中主EB 2021之一PCS通道被直接連接232到中繼EB 2041之一輸入PCS通道。第6圖進一步示出被表示為(晶片#1的)"通道0"及"通道1"之兩個通道、以及被表示為(晶片#2的)"通道0"之一個通道。每一此種通道包含傳輸(TX)及接收(RX)通訊路徑(鏈路、連接)。如第6圖所示，處理器2001之通道1被耦合到處理器2002之通道0。在此種情形中，並不主動轉送目標不是本地用戶埠的流量，而是若且唯若流量的目標是本地用戶埠，則晶片只須容許該流量進入"主"EB。實質上，該主EB檢查其各別網路端埠上接收的資料，且過濾掉目標不是其各別線路端埠的資料。換言之，每一晶片過濾掉目標不是該晶片的流量。與替代的儲存及轉送方法相比時，此種解決方案減少了下行延遲。
沿著下行方向，來自網路端埠2141且將朝向線路端埠2165-2168中之至少一線路端埠中繼的資料經由通道0進入主EB 2021，且經由連接232而被傳送到中繼EB 2041。該資料然後經由通道1而被中繼EB 2041中繼到晶片#2的主EB 2022。晶片#2(亦即，2002)檢查該資料，且只轉送目標為該等各別線路端埠2165-2168的資料。所有其他資料被過濾掉(亦即，被丟棄)。沿著上行方向，自線路端埠2165-2168進入且目標朝向外部主機(2141)的資料進入晶片#2。處理器2002之主EB 2022將資料經由其各別通道0而朝向處理器2001的中繼EB 2041之通道1傳送。中繼EB 2041將該資料轉送(圖中示出經由有箭頭的對角虛線自左至右而向上導引)到主EB 2021，該主EB 2021然後朝向網路端埠2141傳送該資料。如第6圖所示，利用中繼EB 2041與主EB 2022間之一背壓信號2201(也被稱為"背壓通道")實現DFC。
為了進一步詳細說明該等多埠DFE處理器之內部組件結構、組態、及操作，現在請進一步參閱第7A、7B、7C、7D、及8圖。第7A圖是示出根據本發明揭示技術的實施例而建構及操作的中繼器架構的一實際實施方式之一示意圖。第7B圖是進一步示出朝向用戶端的一下行資料路徑的第7A圖所示中繼器架構之一示意圖。第7C圖是進一步示出朝向網路端的一上行資料路徑的第7A圖所示中繼器架構之一示意圖。第7D圖是進一步示出通常被用於傳送各處理器間之管理資料的一資料路徑的第7A圖所 示中繼器架構之一示意圖。第8圖是示出根據本發明揭示技術的實施例而建構及操作的暫停中繼模組之一示意圖。第7A圖示出根據本發明揭示技術的一多埠DFE處理器之內部架構(亦即，組件、互連、及資料路徑)。具體而言，第7圖示出第6圖之兩個多埠DFE處理器(晶片)2001及2002，其中更詳細地說明晶片2001(亦即，與晶片2002比較下)，但是該等內部架構及原則同樣適用於晶片2002(亦即，該串接或鍊接中之後續晶片、以及(圖中未示出的)其他晶片)。多埠DFE處理器2001包含一主EB 2021、一中繼EB 2041、以及一序列化器/解序列化器(在本說明書中可互換地被稱為"SERDES"或"SerDes")。主EB 2021包含一媒體存取控制器(MAC)2501(也被表示為"MAC層"或"MAC層方塊")及一PCS方塊2521。中繼EB 2041包含一MAC方塊2541、一PCS方塊2561、及一多工器(MUX)2581。第7A圖中進一步示出多埠DFE處理器2002中之SERDES 2602(以及一些橢圓形，該等橢圓形表示其為圖中未示出且與多埠DFE處理器2001的那些組件平行之組件)。
MAC 2501經由連接2641(亦即，通常採用百億位元(10Gigabit)媒體獨立介面(XGMII)標準之連接)、2661(亦即，通常採用二十五億位元(2.5Gigabit)GMII標準之連接)、以及2681(亦即，通常採用二十五億位元(2.5Gigabit)GMII標準之連接)而被互連到PCS方塊2521。MAC方塊2541經由連接2741而被互連到PCS方塊 2561。PCS方塊2561經由連接2761("通道0")而被互連到MUX 2581(的一輸入)。PCS 2521經由連接2721("通道1")而被互連到MUX 2581(作為輸入)。MUX 2581之輸出經由連接2821("通道1")而被互連到SERDES 2601。SERDES 2601經由連接2781("通道1")而被進一步互連到PCS 2561。PCS 2521及SERDES 2601經由連接2801("通道0、2、3")而被互連。SERDES 2601經由複數個通道(被表示為"通道0"、"通道1"、"通道2"、及"通道3"而被進一步連接到一交換器/網路處理器262(例如，在操作上類似於第2圖所示之乙太網路交換器104或ONT 102)，且經由連接2841("通道1")而被連接到多埠DFE處理器2002之SERDES 2602。
MAC 2501及2541被配置及操作成作為網路實體層(PHY)(圖中未示出)與一邏輯鏈路控制子層(圖中未示出)間之介面。PCS 2521及2561被大致配置及操作成：作為該GMII與實體媒體連接(Physical Medium Attachment；簡稱PMA)子層間之介面，且執行且容許一連網協定子層(例如，百億位元(10Gigabit)、快速乙太網路、十億位元乙太網路(gigabit Ethernet))。MUX 2581被配置及操作成：在自"通道0"或"通道1"進入的資料之間多工，且輸出來自那些通道中之一通道的資料。SERDES 2601被配置及操作成：將資料序列化(亦即，將輸入數位資料轉換為一輸出序列資料流)，以及將資料解序列化(亦即，將一輸入序列資料流轉換為一數位資料輸 出)。
為了說明酬載資料及組態資料用於傳播通過根據本發明揭示技術的第7圖所示的中繼器架構之各種路徑，現在請進一步參閱第7B、7C、及7D圖。第7B圖是進一步示出朝向該用戶端的一下行資料路徑的第7A圖的中繼器架構之一示意圖。第7C圖是進一步示出朝向該網路端的一上行資料路徑的第7A圖的中繼器架構之一示意圖。第7D圖是進一步示出一管理資料路徑的第7A圖的中繼器架構之一示意圖。
請參閱第7B圖，沿著下行方向自交換器262朝向多埠DFE處理器2001(且朝向該用戶端)的資料路徑被示出為一虛線290。具體而言，自交換器262將來自外部主機(網路端)的資料經由通道0朝向SERDES 2601傳送，SERDES 2601然後將該資料經由連接2801傳送到PCS 2521，PCS 2521然後將該資料經由連接2681傳送到MAC 2501，且將該資料經由連接2701傳送到中繼EB 2041之PCS 2561。PCS 2561將該資料經由連接2761(通道0)朝向MUX 2581傳送，MUX 2581然後將該資料傳送回到SERDES 2601，SERDES 2601然後將該資料經由(被耦合到通道1之)連接2841傳送到該鍊或串接中之次一晶片(亦即，多埠DFE處理器2002)的SERDES 2602。
請參閱第7C圖，沿著上行方向自至少一用戶(例如，被連接到多埠DFE處理器2002的用戶中之一用戶)經由多埠DFE處理器2001朝向外部主機(網路端)中繼 的資料路徑被示出為一虛線292。具體而言，自SERDES 2602經由連接2841(通道1)朝向多埠DFE處理器2001之SERDES 2601傳送該資料。SERDES 2601將該資料經由連接2781(通道1)朝向中繼EB 2041之PCS 2561傳送該資料。PCS 2561將該資料朝向MAC 2541傳送，MAC 2541然後將該資料朝向主EB 2021之MAC 2501傳送(經由將來自一MAC的輸入複製到另一MAC(或反向的複製)的輸入之邏輯)。MAC 2501將該資料經由連接2661傳送到PCS 2521，PCS 2521然後將該資料經由連接2801(通道0)傳送到SERDES 2601。SERDES 2601將該資料經由通道0而傳送到交換器262。
請參閱第7D圖，圖中示出以一虛線294表示的通常被用於傳送各處理器間之管理資料之一資料路徑。該資料路徑(在本發明中也被表示為"管理資料路徑")通常被用於傳送各處理器(例如，2001及2002)間之管理資料(亦即，自內部(例如，一處理器(例如，2001)內之一中央處理單元(Central Processing Unit；簡稱CPU))發出的管理資料)。具體而言，第7D圖示出自一多埠DFE處理器2001朝向該鍊中之次一晶片(亦即，多埠DFE處理器2002)通過的一管理資料(而不是酬載資料)之內部路徑294(以虛線表示)。該管理資料可以是用於指定組態資料等的資料之形式為一封包(例如，圖中未示出之一控制封包)之一訊息。主EB 2021之MAC 2501經由連接2681而朝向PCS 2521傳送該管理資料(採用GMII 2.5G標 準)，PCS 2521然後經由連接2721而朝向中繼EB 2041之MUX 2581傳送該管理資料。MUX 2481經由連接2821而朝向SERDES 2601傳送該管理資料。SERDES 2601經由連接2841(通道1)而朝向SERDES 2602傳送該管理資料。
現在請參閱第8圖，第8圖是示出根據本發明揭示技術的實施例而建構及操作的一暫停中繼模組300之一示意圖。下文之說明描述了在本發明揭示技術的"中繼"鍊實施例中處置G.999.1暫停訊框時的問題、以及所提出的一解決方案。首先，將對該G.999.1暫停訊框的結構作一些解釋。G.999.1暫停訊框有與乙太網路暫停訊框類似的結構及功能，但是例外之處在於：G.999.1暫停訊框也能夠對目標為特定用戶資料流(亦即，或一組用戶資料流)選擇性地施加流量控制，而無須如同乙太網路的情中之全體地開始或停止進入乙太網路埠的所有流量。G.999.1暫停訊框藉由識別應對其施加或停止施加流量控制的精確組之資料流(亦即，虛擬用戶埠)，而實現此種選擇性的流量控制。以該乙太網路暫停訊框主體(frame body)內所包含的一位元映像(bit map)之形式描述該組資料流。本發明揭示技術之該"中繼"解決方案意圖作出看起來像是(亦即，功能如同)支援大量的埠(例如，64埠)的單一晶片之一中繼晶片鍊(亦即，每一處理器1041、1042...的中繼EB)。為了實現此一目標，被(該用戶端)傳送到外部主機之該G.999.1暫停訊框必須反映該中繼鍊組態中之所有晶片(亦即，諸如第2及4圖所示之各多埠DFE處 理器)內之所有資料流的聚合流量控制狀態。請注意，每一晶片傳送只反映其各別本地資料流的流量控制狀態之其本身的G.999.1暫停訊框是不夠的，這是因為此種方式將錯誤地反映非本地資料流的流量控制狀態，且可能與實際的流量控制狀態衝突。為了反映整個晶片的流量控制狀態(整體流量控制狀態)，界定了下文中之方法。該鍊中之每一晶片負責維護其本地資料流的流量控制狀態。每一晶片產生其本身的各別本地暫停資料，且該各別本地暫停資料經由該串接鍊組態而被中繼。在該中繼鍊組態的階層中，以一"本地"暫停訊框訊息向上傳送該流量控制資訊(亦即，朝向第一晶片)，該"本地"暫停訊框訊息被該鍊中之每一晶片透通地轉送到該鍊之頭端。具體而言，在乙太網路鏈路(連接)上於帶內(in-band)傳送該本地暫停訊框。在該本地暫停訊框訊息中將該等暫停位元編碼。該鍊組態中之該第一晶片(例如，第4圖中之多埠DFE處理器1581)(在本發明中也被可互換地表示為"頂端晶片"、"最上方晶片"、"首席晶片")產生該暫停訊息。該第一晶片被配置及操作成聚合來自該鍊組態(串接)中之所有其他晶片(處理器)(例如，多埠DFE處理器1582、1582、及1583)之本地暫停資料、以及其本身的本地暫停資料。該第一晶片被進一步配置及操作成輸出包含該中繼鍊組態中之每一晶片的本地暫停資料之一標準化(G.999.1)整體暫停訊息。一般而言，該鍊組態中之每一晶片(例如，多埠DFE處理器1581、1582、1583、及 1584)在硬體上是彼此相同的("有相同硬體的")，其中可以韌體或軟體組態等的組態實現該第一晶片的該聚合功能。在替代實施例中，除了該鍊組態中之該第一晶片(圖中未示出)之外，該鍊組態中之所有晶片在軟體上是彼此相同。每一本地暫停訊框至少包含下列資訊：
1.以一位元映像表示的該晶片中之本地資料流之流量控制狀態。
2.本地晶片的位元映像中之有效資料流的數目(位元)。
3.一聚合流量控制暫存器內應設置本地流量控制位元映像之位元位置。
該第一或頂端晶片聚合來自所有晶片的本地暫停訊框，且將該等本地暫停訊框與其本身的本地資料流之本地流量控制狀態合併。具體而言，請參閱第8圖，該暫停中繼(模組)包含下列功能方塊：一部分暫停位元映像方塊302、一位元位置及位元數目方塊(分別為)304及306、一遮罩產生器308、一位元映像移位器310、一遮罩移位器312、一邏輯或閘314、一邏輯及閘316、一位元映像聚合器318、以及一暫停位元重新映射器320。第8圖中進一步示出一邏輯或閘322及一暫停產生模組326。部分暫停位元映像方塊302被配置及操作成產生與流經該鍊組態的該第一(頂端)晶片的本地資料流之流量控制狀態有關之一部分(非聚合)本地位元映像。位元位置及位元數目方塊304及306表示與聚合暫停中繼功能相關之位元數 目(例如，只有4個埠時，只有4個相關位元)。位元位置方塊304中之位元位置("bit_pos")表示該本地位元映像離開一聚合位元映像之偏移量。根據一實施例，一中繼晶片之暫停位元映像被編碼到該暫停中繼封包的內虛擬區域網路(Virtual Local Access Network；簡稱VLAN)標記欄位。根據本發明揭示之技術，在外VLAN中，訊息中之有效資料流的位元數目("num_bits")以及這些位元的位置(亦即，這些位元應被放置到用於聚合自所有中繼晶片接收的暫停訊息的64位元暫存器中之何處("bit_pos"))被編碼。
遮罩產生器308被配置及操作成在一64位元寬度的位元映像中產生該本地部分暫停訊框位元映像中之該等相關位元的一遮罩。遮罩移位器312被配置及操作成：將所產生的本地遮罩中之該等位元移到該64位元寬度的位元映像內之其各別的位置，且將該值倒置。除了與該本地部分位元映像相關的該等位元位置之外，該操作產生各位元被設定在每一位元位置的一64位元遮罩。邏輯及閘316對該聚合位元映像的現行值以及該位移遮罩(亦即，遮罩產生器308產生的位移遮罩)執行一布林"及"運算，以便產生一個64位元寬度的輸出，該輸出包含該聚合位元映像中除了該部分位元映像中之各別位元之外的所有位元值(亦即，有效地重設了這些本地位元位置的位元值)。
位元映像移位器310被配置及操作成：自部分暫停位元映像方塊302接收一16位元的部分位元映像資料，且 輸出被映射到64位元的一位移位元映像。位元位置方塊304決定位元映像移位器310使用之偏移量。邏輯或閘對所接收的自位元映像移位器310輸出之資料以及來自邏輯及閘316之資料執行"邏輯或"運算(亦即，藉由施加布林"或"運算)，以便產生一新的(已更新)聚合64位元寬度的位元映像。然後將該新的已更新64位元聚合位元映像轉換為用於反映該晶片鍊中之所有資料流的(整體)流量控制狀態(或聚合流量控制狀態)的一聚合標準G.999.1暫停訊框。具體而言，位元映像聚合器318被配置及操作成產生其中包含與該鍊中之每一各別晶片(不包括該第一晶片)的部分位元映像資訊有關的資料之一64位元聚合位元映像。暫停位元重新映射器320被配置及操作成：重新映射自位元映像聚合器318接收的該位元映像中之該等64位元中之任何位元，且(於需要時)輸出在本發明中也被稱為"輸出位元映像"之一被重新映射的位元映像。暫停位元重新映射器320之重新映射功能係基於一可配置之重新映射表，該重新映射表亦可被用於(亦即，在可供選擇採用之情形下被用於)將該等64個輸入位元中之每一輸入位元映射到該等64個輸出位元中之一輸出位元。邏輯或閘322對該輸出位元映像以及本地流量控制324信號執行"邏輯或"運算(亦即，執行布林"或"運算)，且產生一輸出，該輸出被傳送到暫停(封包)產生模組326，該暫停產生模組326然後產生用於將來自該串接中之每一晶片的本地暫停資訊聚合為一合併形式之一標 準化暫停封包。
熟悉此項技術者當可了解：本發明揭示之技術不限於本說明書前文中特別示出及說明的技術。相反地，只由最後的申請專利範圍界定本發明揭示技術的範圍。
152‧‧‧光纖網路終端
150‧‧‧分配點單元
1581、1582、1583、1584‧‧‧多埠數位前端處理器
1601、1604‧‧‧類比前端單元
1621、1624‧‧‧混合線路介面
154‧‧‧隨機存取記憶體裝置
156‧‧‧非揮發性記憶體裝置
1721、1722、1723、1724‧‧‧線路端埠
1701、1702、1703、1704‧‧‧網路端埠
1741、1742、1743‧‧‧中繼埠
164‧‧‧電源單元

Claims (33)

  1. 一種用於經由複數條各別通訊線路而將資料來回傳送到複數個收發器單元之多埠存取節點，該多埠存取節點包含：複數個處理器，每一處理器包含一主通訊單元，該主通訊單元包含一網路端埠，該處理器包含與該等通訊線路中之各別通訊線路相關聯的至少一線路端埠，該等處理器中之至少一處理器進一步包含一有一中繼埠之中繼單元，該中繼單元被耦合到同一該處理器之該主通訊單元，該中繼埠被耦合到至少一不同的該處理器之至少一該網路端埠，其中該中繼單元被配置成中繼沿著目標朝向該等收發器單元中之至少一收發器單元的一下行方向以及自該等收發器單元中之至少一收發器單元抵達的一上行方向中之至少一方向的該資料之至少一部分。
  2. 如申請專利範圍第1項之多埠存取節點，其中該中繼單元被配置成將該資料中繼到位於同一該處理器內之該主通訊單元。
  3. 如申請專利範圍第1項之多埠存取節點，其中該中繼單元被配置成將該資料中繼到該至少一不同的該處理器之該主通訊單元。
  4. 如申請專利範圍第1項之多埠存取節點，其中該等處理器中包含該中繼單元的至少一處理器之該網路端埠被耦合到一外部主機。
  5. 如申請專利範圍第4項之多埠存取節點，其中該 等處理器間之連續耦合形成至少一串接中繼組態，其中該等處理器中被耦合到該外部主機之該至少一處理器被表示為其各別的該至少一串接中繼組態內之一第一處理器。
  6. 如申請專利範圍第5項之多埠存取節點，其中該第一處理器經由該第一處理器之該網路端埠而被耦合到一乙太網路交換器。
  7. 如申請專利範圍第5項之多埠存取節點，其中該第一處理器經由該第一處理器之該網路端埠而被直接耦合到一光纖網路終端(ONT)。
  8. 如申請專利範圍第1項之多埠存取節點，其中該等處理器經由一向量化匯流排而相互交換被用於向量化之預編碼資料。
  9. 如申請專利範圍第1項之多埠存取節點，其中該處理器將目標不是朝向其本身的該至少一線路端埠的該資料之至少一部分朝向該至少一不同的該處理器中繼。
  10. 如申請專利範圍第5項之多埠存取節點，其中該串接中繼組態中之一最後一個該處理器丟棄目標不是該至少一線路端埠中之任一線路端埠的該資料。
  11. 如申請專利範圍第1項之多埠存取節點，其中沿著該下行方向，將該資料之不同的部分中繼到各別不同的該收發器單元。
  12. 如申請專利範圍第5項之多埠存取節點，其中沿著該上行方向，該串接中繼組態中之每一該處理器聚合自該等收發器單元抵達的該資料。
  13. 如申請專利範圍第1項之多埠存取節點，其中該處理器之該主通訊單元朝向該至少一不同的該處理器之該中繼單元傳送一背壓信號。
  14. 如申請專利範圍第13項之多埠存取節點，其中該背壓信號載送與該主通訊單元接收進一步的該資料的能力有關之資訊。
  15. 如申請專利範圍第1項之多埠存取節點，其中該處理器進一步包含被耦合到該主通訊單元之一記憶體裝置，用以至少暫時地儲存該資料。
  16. 如申請專利範圍第1項之多埠存取節點，其中包含該中繼單元之該處理器進一步包含被耦合到該中繼單元之一記憶體裝置，用以至少暫時地儲存該資料。
  17. 如申請專利範圍第1項之多埠存取節點，其中該主通訊單元檢查其各別的該網路端埠上接收的該資料，且過濾掉目標不是其各別的該至少一線路端埠的該資料。
  18. 如申請專利範圍第1項之多埠存取節點，其中該主通訊單元包含被相互耦合之一主媒體存取控制器(MAC)及一主實體編碼子層(PCS)方塊。
  19. 如申請專利範圍第18項之多埠存取節點，其中該中繼單元包含一中繼MAC、一中繼PCS方塊、及一多工器，該中繼MAC被耦合到該中繼PCS方塊，該中繼PCS方塊被耦合到該多工器。
  20. 如申請專利範圍第19項之多埠存取節點，其中該處理器進一步包含一序列化器/解序列化器 (SERDES)，該SERDES被耦合到多工器、該主PCS方塊、及該中繼PCS方塊。
  21. 如申請專利範圍第20項之多埠存取節點，其中該處理器之該SERDES被耦合到該至少一不同的該處理器之該SERDES。
  22. 如申請專利範圍第21項之多埠存取節點，其中沿著該下行方向，該資料之該至少一部分通過自一外部主機經由SERDES、經由該主PCS方塊、經由該主MAC、經由該中繼PCS方塊、經由該多工器、以及再度經由該SERDES而界定的一下行路徑之至少一部分。
  23. 如申請專利範圍第21項之多埠存取節點，其中沿著該上行方向，該資料之該至少一部分通過自該等收發器單元中之該至少一收發器單元朝向該SERDES、經由該中繼PCS方塊、經由該中繼MAC、經由該主MAC、經由該主PCS方塊、再度經由該SERDES而界定的一上行路徑之至少一部分。
  24. 如申請專利範圍第21項之多埠存取節點，其中將管理資料自該處理器傳送到該至少一不同的處理器。
  25. 如申請專利範圍第24項之多埠存取節點，其中該管理資料之至少一部分通過自該主MAC朝向該主PCS方塊、經由該多工器、經由該SERDES、以及朝向該至少一不同的該處理器的該SERDES而界定的一管理資料路徑之至少一部分。
  26. 如申請專利範圍第5項之多埠存取節點，其中該 第一處理器被配置成聚合與該至少一串接中繼組態中之該等處理器的每一處理器相關聯之流量控制狀態。
  27. 如申請專利範圍第26項之多埠存取節點，其中該等處理器中之每一處理器產生其各別的本地暫停資料。
  28. 如申請專利範圍第27項之多埠存取節點，其中沿著該至少一串接中繼組態經由一各別的本地暫停訊框訊息而傳送該流量控制狀態。
  29. 如申請專利範圍第28項之多埠存取節點，其中該第一處理器被配置成自每一該各別的本地暫停訊框訊息產生一整體暫停訊息。
  30. 如申請專利範圍第29項之多埠存取節點，其中該第一處理器進一步將其對應之該流量控制狀態與對應於其餘的該等處理器之該流量控制狀態合併為一聚合流量控制狀態。
  31. 如申請專利範圍第30項之多埠存取節點，其中該第一處理器被配置成輸出一標準化暫停訊息，該標準化暫停訊息包含與該等處理器中之每一處理器相關聯的個別的該流量控制狀態有關之聚合資料。
  32. 如申請專利範圍第1項之多埠存取節點，其中該等處理器中之每一處理器在硬體上是彼此相同的。
  33. 如申請專利範圍第28項之多埠存取節點，其中該本地暫停訊框包含下列資訊中之至少一資訊：以一位元映像表示的該處理器中之本地資料流之該流量控制狀態： 該處理器的該位元映像中之有效的該等本地資料流的數目：以及用於指示一聚合流量控制暫存器內應設置一本地流量控制位元映像之位元位置。
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