TW201502854A

TW201502854A - 電荷分布控制系統、加密系統和藉由操作其防止以旁通道攻擊之方法

Info

Publication number: TW201502854A
Application number: TW103107775A
Authority: TW
Inventors: Daniel F Yannette; Brent Arnold Myers
Original assignee: Chaologix Inc
Priority date: 2013-05-31
Filing date: 2014-03-06
Publication date: 2015-01-16
Also published as: TWI620094B

Abstract

本發明提供有優勢的類比以及/或數位邏輯單元與使用其供電給電路方塊的方法。數位邏輯單元可包含電荷儲存裝置、邏輯方塊以及對於電源供應的接頭。電荷儲存裝置可為電容。電容或是其他電荷儲存裝置可從邏輯方塊與電源供應斷開以使電容放電，且之後能通過電源供應接頭連接於電源供應以對電容充電。當電容放電時，電容可從電源供應的接地接頭斷開。在通過電源供應充電後，電容也能從電源供應(包含接地)斷開並連接於邏輯方塊以供電給邏輯方塊。

Description

電荷分布控制系統、加密系統和藉由操作其防止以旁通道攻擊之方法

本發明大致上相關於一種電荷分布控制系統、加密系統和藉由操作其防止以旁通道攻擊之方法。

【0001】

存在其中電子式地保護所儲存以及/或所處理之資料是重要的之許多安全應用。今日，安全應用被執行於許多領域，包含自動櫃員機(ATM)卡片、識別卡、儲值卡、信用卡、行動電話(例如，用戶識別模組(SIM)卡)、電腦存取控制、付費電視(pay TV)以及醫療訊息之儲存。此類卡片與應用之安全性經常依賴於基於內嵌於卡片之記憶體(或是其他電路)中之秘密金鑰之密碼運算。攻擊者嘗試從卡片提取此類金鑰以修改卡片內容、創造複製卡片或是產生未授權的交易。主動的攻擊者會留下破壞性的清楚地可見記號，然而被動的攻擊者則通常不會。

【0002】

在被動攻擊中，於卡片與讀取器的正常互動期間，資訊從卡片被收集。被動攻擊可為旁通道攻擊之形式。旁通道攻擊包含藉由聚焦於時序訊息、功率消耗、電磁場以及甚至聲音而基於卡片或電路之使用之物理執行來解碼金鑰。舉例來說，於形成智慧卡之邏輯閘之切換期間之電流改變(以及造成的功耗明顯特徵)可通過電源供應線而被監控並被使用於解碼秘密金鑰。也被稱為差分功率分析(differential power analysis, DPA)的此種攻擊種類具有許多對於智慧卡之擁有者的負面意涵(例如，ATM卡能被駭客入侵並用於未被卡片擁有者授權地從卡片擁有者的帳戶取出現金)。保持資料安全並保護資料免於包含DPA攻擊之旁通道攻擊持續為重要的設計考量。

【0003】

本發明揭露安全電路、系統與技術。邏輯單元能針對包含提供由其執行加密演算法之加密方塊之各種應用而被保全。

【0004】

電荷分布控制被描述為能以抑制藉由電路或邏輯方塊執行的訊號與功能通過電源或接地線而被偵測方式來隔離電路操作。在一些實施中，電荷分布控制能為時脈充電機制。用於時脈充電機制的時脈能為週期性的或隨機的(或是含有隨機性的週期)。在一些其他實施中，電荷分布控制能包含自時序電路，舉例來說，以延遲為基礎的網路之異步可被使用。

【0005】

根據實施例，時脈充電機制被提供為從電源供應隔離邏輯單元並提供電荷給以能使邏輯單元的狀態不被解碼的方式而不表現電流漏失之邏輯單元。用於邏輯單元的時脈充電機制藉由隔離邏輯單元之高供應與低供應軌道兩者於包含電源供應電壓與接地接頭之外部基座而抑制對於邏輯單元之功耗特徵之讀出。

【0006】

本發明之實施例提供用於操作邏輯單元(以及其他電路方塊)之電容式充電。電容式充電通過至少一種邏輯轉變或切換循環而以足以操作邏輯方塊之裝置之方式建立。電荷控制機制能包括一或多種的時脈以及/或自時序電路。在一種特定時脈實施中，至少兩個時脈被提供，一個時脈用於操作於針對執行單元之邏輯之速度而另一個時脈用於在邏輯操作間使電荷儲存裝置充電和放電。在非時脈實施的例子中，自時序電路能用於控制電荷儲存裝置的充電與放電。

【0007】

本發明之實施例之數位邏輯單元能包含可控制地充電與放電以提供「隔離(isolation)」或「解耦(decoupling)」於數位邏輯單元的邏輯方塊與電源供應間的電容於數位邏輯單元。

【0008】

雖然在電荷分布控制下隔離的數位邏輯單元與電路被詳細描述於文中，但實施例並不限於數位邏輯單元與方塊。各種實施能包含於從電源供應電壓與接地接頭隔離時能運作的類比電路。

【0009】

控制電容的充電與放電之方法能通過切換下列步驟之操作而實施，步驟包含：當電容從邏輯方塊與電源供應斷開時使電容之兩端彼此耦合以使電容短路並允許電容放電；在電容已放電後，連接電容於電源供應以使電容充電；在電容已由電源供應充電後，從電源供應斷開電容；以及在電容已由電源供應充電後，連接電容於邏輯方塊以供電給邏輯方塊。在一些實施中，額外的部件可被包含於邏輯方塊中而在邏輯方塊的隔離軌道間，以在電容不連接於邏輯方塊(或在電容未攜帶足夠電荷的情況中)時幫助操作。

【0010】

此發明內容係提供為以簡化的方式介紹會被更詳細地在下文被描述於實施方式中的一些概念。此發明內容不意於確定所主張標的之關鍵特徵或本質特徵，也不意於用在限制所主張標的之範疇。

【0144】

10、1500‧‧‧邏輯方塊

12、C1‧‧‧電容

14、V1‧‧‧電源供應

16‧‧‧放電開關

18、20、22、24‧‧‧開關

1300、1640‧‧‧時脈分布網路

1301‧‧‧系統時脈

1311、1312、1313、1411、1412、1413‧‧‧延遲方塊

1321、1322、1323、1421、1422、1423‧‧‧單擊產生器

1401‧‧‧時脈產生器

1431、1432、1433‧‧‧反相器

1510‧‧‧電荷分布網路

1520‧‧‧時脈分布網路

1530‧‧‧控制方塊

1540‧‧‧差分放大器

1550‧‧‧比較器

1610‧‧‧震盪器或系統時脈

1620‧‧‧亂數產生器

1630‧‧‧累加器

A、B‧‧‧輸入

CLK1、CLK1B、SL_CLK、CLK2、CLK2B、CLK3‧‧‧訊號

CP_GD‧‧‧內接地端點

CP_RL‧‧‧內軌道端點

M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13‧‧‧金氧半場效電晶體(MOSFET)

T1、T2、T3、T4‧‧‧時間

VDD、VSS‧‧‧供應線

【0011】

第1圖為根據本發明之實施例之時脈電荷域邏輯(clocked charge domain logic, CCDL)單元之示意圖。

【0012】

第2A圖至第2C圖顯示用於金氧半場效電晶體(MOSFET)實施之本發明之一些實施例之例示性放電開關。

【0013】

第3A圖至第3D圖示出根據本發明之實施例之用於時脈電荷域邏輯單元之操作之方法。

【0014】

第4圖為根據本發明之實施例之例示性時脈電荷域邏輯單元之模擬示意圖。

【0015】

第5圖為根據本發明之實施例之邏輯單元之時脈方法。

【0016】

第6圖為顯示根據本發明之實施例之邏輯單元之結構之模擬示意圖。

【0017】

第7圖為電容放電之圖表。

【0018】

第8圖為顯示根據本發明之實施例之電路示意圖。

【0019】

第9A圖至第9D圖結合為根據本發明之實施例之二位元加密方塊之實施之電路示意圖。

【0020】

第10圖為關聯於第11圖之加密方塊之操作之訊號之圖表。

【0021】

第11圖為根據本發明之實施例之參照於CCDL單元中之內部邏輯軌道之輸出訊號之圖表。

【0022】

第12圖為根據本發明之實施例之CCDL單元製成之AES加密核心之電源供應特徵之圖表。

【0023】

第13圖示出可用於電荷分布控制之例示性之同步電荷分布時脈產生器之圖。

【0024】

第14圖示出可用於電荷分布控制之例示性之不相關電荷分布時脈產生器之圖。

【0025】

第15圖示出可用於電荷分布控制之例示性之確定性電荷分布時脈產生器之圖。

【0026】

第16圖示出可用於電荷分布控制之異步電荷分布時脈產生器之圖。

【0027】

本發明揭露安全電路、系統與技術。電荷分布控制用於啟用晶載(on-chip)電路之隔離的作用。在一些實施中，電荷分布控制能為時脈充電機制。用於時脈充電機制的時脈可為週期性的或隨機的(或是含有隨機性的週期)。在一些其他實施中，電荷分布控制可包含自時序電路，舉例來說，基於延遲的網路之異步可被使用。

【0028】

包含包括例如加密方塊(encryption block)、鑑別引擎(authentication engines)、硬體數學加速器(hardware math accelerator)以及共處理機(coprocessor)之涉及「加密(crypto)」或「密碼(cryptographic)」方塊之密碼應用之各種應用之邏輯單元與其他電路方塊可被保護。除了改良電路操作之安全性外，如文中所述之電荷分布與控制之各種實施還能降低含有安全訊息之電流成分、降低或隱藏關於可從裝置電流漏失來推測訊息的電路操作、提高對旁通道攻擊的免疫力以及最小化功率消耗。

【0029】

一些實施也可通過旁通道分析攻擊保護安全訊息免於被偵測。旁通道攻擊包括相對於通過加密系統的數學分析或暴力破解來推測敏感訊息，基於加密系統之物理執行來推測敏感訊息之攻擊方法。可藉由文中所述之系統與方法被抑止之各種旁通道攻擊方法包含，但不限於，差分功率分析、簡單功率分析、漏電流分析、差分電磁場分析、時序分析、熱量、聲音分析、故障注入以及差分故障分析之至少一種。

【0030】

所述電荷分布控制與安全邏輯/電路方塊之一些實施能夠通過隔離其他部件與邏輯/電路方塊(通過電荷分布控制)而因此抑止聲音、電磁、熱以及/或功率消耗分析、故障注入或甚至物理侵入(正如同一些例子)來保護免於此類旁通道攻擊。

【0031】

本發明之實施例提供用於操作邏輯單元之電容充電。電容充電以在一些情況中通過至少一種邏輯轉變或切換循環而足以操作邏輯方塊之裝置之方式來建立。電荷控制機制能包含一或多種時脈以及/或自時序電路。在一種時序實施中，至少兩個時序被提供，一個時序用於以執行單元之邏輯之速度操作而另一個時序用於在邏輯操作間使電荷儲存裝置充電和放電。在非時序的實施中，自時序電路可用於控制電荷儲存裝置之充電與放電。

【0032】

根據實施例，提供電荷控制機制以從電源供應隔離邏輯單元並以能使邏輯單元的狀態不被解碼的方式提供電荷給不表現電流漏失之邏輯單元。用於邏輯單元的充電機制藉由隔離邏輯單元之高供應與低供應軌道兩者與包含電源供應電壓與接地接頭之外部基座而抑制對於邏輯單元之功耗特徵之讀出。

【0033】

例如智慧卡、近場通訊(near field communication, NFC)控制器(以及其他無線通訊控制器或處理器)、現場可程式閘陣列(field programmable gate arrays, FPGAs)以及應用特定積體電路(application specific integrated circuits, ASICs)之硬體中的加密方塊大體上由實現加密或其他密碼演算法之邏輯方塊組成。

【0034】

在與標準靜態邏輯電路一起執行之密碼方塊中，這些電路中之邏輯狀態之轉變產生一旦電源供應(以及接地)線供電給密碼方塊就能為可偵測的電流。此外，邏輯方塊之從低到高邏輯狀態之轉變具有不同於從高到低轉變之功耗明顯特徵。結果，藉由監測供電給密碼方塊的供應線，密碼方塊中的操作能被解碼。此種方式被稱為差分功率分析(DPA)。類似地，於邏輯轉變期間之電磁漏失可被監測以解碼密碼方塊中的操作。使用此類旁通道攻擊，被所加密之方塊使用的加密金鑰能被解碼，造成由加密方塊所處理的資料的安全性中的缺口。

【0035】

本發明之實施例能提供當保護邏輯方塊免於顯露邏輯狀態轉變時所負擔之最小區域。更進一步，實施例不僅為隔離邏輯單元的操作以使邏輯單元之操作期間抑止功率消耗被由供應線感測，本發明之系統與方法還防止電荷從接地線被讀取。I/O匯排流與其他訊號線也能藉由抑止訊號線上之可解碼的轉變特徵防止旁通道攻擊探測。

【0036】

在實施例中，電荷儲存裝置用於提供操作電壓給邏輯單元並配置為電源供應與邏輯方塊間的中間物。在一些實施例中，各邏輯單元方塊皆能包含其自己的用於電壓的獨立供應與放電之電荷儲存裝置。在一個實施例中，電荷儲存裝置為電容；然而，實施例並不限於此。於是，在「電容(capacitor)」被描述或示出處，能理解的是任何適合的電荷儲存裝置可在電容的位置。此外，應了解的是，電容可以包含，但不限於金屬-氧化物-半導體、金屬-氧化物-金屬、金屬-絕緣體-金屬以及其他晶載式電容配置之多種方式實現。更進一步，當「電荷儲存裝置(charge storage device)」與「電容(capacitor)」於各單元方塊被表示為單數形式時，於一些實施中可使用複數裝置或部件以供電給單元方塊。

【0037】

因為於各套邏輯操作後於例如電容之電荷儲存裝置上之電荷殘留含有於各套邏輯操作期間關於藉由邏輯方塊消耗之整體功率之訊息，於電源供應僅斷開邏輯方塊(或者是，當使用時，充電中的電容)之系統對於通過接地線之被動攻擊(例如，DPA)而言是脆弱的。本發明之實施例藉由從接地線埠解耦邏輯方塊與充電中的電容而防止此類漏洞。

【0038】

根據本發明之各種實施例，於邏輯方塊之各邏輯轉變後(或是於預定數量的邏輯轉變、其他時間週期或是以隨機的方式後)，電荷儲存裝置藉由使其端點短接在一起而放電至一電位。

【0039】

在一實施例中，一或多種數位邏輯單元能被提供。各數位邏輯單元能包含電荷儲存裝置，用於電源供應的接頭以及邏輯方塊。各邏輯方塊能配置以連接於相同電源供應。一或多個數位邏輯單元之電荷分布控制能執行以從電源供應隔離數位邏輯單元的操作。有優勢地，隨電荷儲存裝置分布於積體電路(Integrated circuit, IC)晶片上各處，由電荷儲存裝置提供的電荷能為足夠的而不需電荷分布控制與電容值之專用化。

【0040】

數位邏輯單元能配置以使數位邏輯單元之電荷儲存裝置能從電源供應與邏輯方塊斷開以使電荷儲存裝置放電。電荷儲存裝置能從兩種軌道線(例如，電源與接地)斷開。之後，當仍從邏輯方塊斷開時，電荷儲存裝置能連接於電源供應以使電荷儲存裝置充電。然後，電荷儲存裝置能從電源供應斷開並連接於邏輯方塊以作用為用於邏輯方塊之電源。接著，邏輯方塊之輸入能被允許被轉變且供電給轉變(單次或多次)所需的電荷能由電荷儲存裝置提供。此過程能開始於任何時點以及/或延續於循環中。

【0041】

無論何時電荷儲存裝置從電源供應斷開，電荷儲存裝置皆能從電源供應的接地接頭斷開。電荷儲存裝置能使用此領域中習知之包含一或多個開關之任何適合的方法而連接於電源供應及從電源供應斷開。同時，電荷儲存裝置能使用此領域中習知之包含一或多個開關之任何適合的方法而連接於邏輯方塊及從邏輯方塊斷開。

【0042】

在一些實施例中，電晶體可用做開關以連接電荷儲存裝置於電源供應以及/或邏輯方塊及從電源供應以及/或邏輯方塊斷開電荷儲存裝置。可使用此領域中所習知之任何適合電晶體，例如雙極性接面電晶體(bipolar junction transistor)、金氧半場效電晶體(MOSFET)或是其之組合。所使用之各MOSFET能為P型MOSFET(PMOS)或N型MOSFET(NMOS)。在實施例中，傳輸閘(transmission-gate)配置能被使用。在另一個實施例中，二極體能用作一或多個開關。在又一個實施例中，基於微機電系統的開關可被使用。

【0043】

在某些實施例中，MOSFET電晶體能用為電荷儲存裝置。在其中電荷儲存裝置為MOSFET電容之實施例中，當電容從電源供應與邏輯方塊斷開以使電容放電時，MOSFET的閘極能連接於MOSFET之源極、汲極以及/或基極端點以允許電容完全地放電。MOSFET電容的閘極能使用此領域中包含能為如文中所述之電晶體之一或多個開關之任何適合的方法而連接於MOSFET之源極、汲極以及(在一些情況中)基極端點。然後，當電容仍從邏輯方塊斷開而連接於電源供應以使電容充電時，電容之閘極能從用作電容之MOSFET之源極、汲極以及基極端點斷開。

【0044】

在另一個實施例中，電荷儲存裝置可為離散式電容。在又一個實施例中，電荷儲存裝置能為電荷耦合裝置或其他主動式電荷儲存裝置。

【0045】

各邏輯方塊能為此領域中所習知之任何適合的邏輯方塊且能包含一或多個輸入端點、一或多個輸出端點、一或多個軌道端點以及/或一或多個接地端點。

【0046】

邏輯方塊能包含此領域中所習知之任何適合的邏輯閘配置。舉例來說，邏輯方塊能執行NAND邏輯閘、AND邏輯閘、NOR邏輯閘、OR邏輯閘、XOR邏輯閘、XNOR邏輯閘、NOT邏輯閘、ONE邏輯閘、ZERO邏輯閘或是其之組合。至少一個該邏輯方塊能使用包含電晶體之任何適合的邏輯裝置製造。電晶體能為具有源極、汲極、基極與閘極之場效電晶體。

【0047】

在一個實施例中，邏輯方塊能配置為使各電晶體之基極端點當至少一個邏輯方塊之輸入轉變時與電容耦合及當電容放電時與電容耦合(例如，浮動的)並充電。

【0048】

在另一個實施例中，例如電晶體的其中一個非由同一個基極之互補式金氧半導體(CMOS)製程製造，至少一個電晶體能形成於隔離阱中。舉例來說，n通道裝置之p阱可藉由n阱層從基板隔離。

【0049】

其他電路方塊能以與數位邏輯方塊類似之方法配置。舉例來說，物理反複製功能(physically unclonable function, PUF)電路、亂數產生器、熵源(entropy source)、類比電路(例如，操作放大器、比較器)、查表、記憶體以及混合訊號電路能在所述電荷分布控制處理之控制下操作。於是，在「邏輯方塊(logic block)」示出處，能了解的是由電路單元集成的數位、類比與混合電路可在邏輯方塊的位置。

【0050】

第1圖為根據本發明之實施例之時脈電荷域邏輯(clocked charge domain logic, CCDL)單元之示意圖。參閱第1圖，在實施例中，數位邏輯單元能包含：邏輯方塊10以及當從電源供應14完全地解耦邏輯方塊10時配置為供電給邏輯方塊10之電荷儲存裝置(在此實施例中顯示為電容12)。電容12通過放電開關16、連接電容12於電源供應接頭之一(例如，高電壓軌道)之開關18、連接電容12於另一個電源供應接頭(例如，低電壓軌道或接地)之開關20以及連接電容12於邏輯方塊10之電源與接地線之兩個開關22及24之使用而從電源供應14解耦邏輯方塊10。

【0051】

為了使電容12放電，當其他開關18、20、22及24開路時放電開關16能閉路，以使電容12從邏輯方塊10與電源供應14斷開，包含電源供應14之接地接頭。為了使電容12充電，放電開關16以及開關22及24能為開路，而開關18及20能為閉路，以使電容12仍然從邏輯方塊10斷開時連接於電源供應14。然後，開關18及20能為開路以從電源供應14斷開電容12，而開端22及24能為閉路以連接電容12於邏輯方塊10。在開關22及24為閉路前開關18及20能為開路，藉此確保邏輯方塊10不會直接地連接到電源供應14或是邏輯單元的電源供應接頭。

【0052】

接著，邏輯方塊10之輸入能允許被轉變且供電給該轉變(一次或多次)所需的電荷能由電容12提供。此過程能開始於任何時點以及/或延續於循環中。

【0053】

開關16、18、20、22及24能通過例如包含提供開關訊號給開關之訊號產生器之電荷分布控制器而為可控制的。控制訊號能根據不同控制方案而由電荷分布控制器提供。

【0054】

在一些實施中，時脈方案可被使用。第13圖與第14圖顯示可用於電荷分布控制之例示性時脈訊號產生器。時脈方案能包括三種時脈訊號--一種控制開關16，一種控制開關18及20，還有一種控制開關22及24。

【0055】

在另一個實施中，包含自時序電路之電荷分布控制器可用於控制開關16、18、20、22及24。第15圖顯示例示性電荷分布控制電路。自時序電路能包含例如，但不限於以反相器為基礎的延遲線、電壓控制延遲線、數位控制延遲線、雙迴路式延遲鎖定迴路(dual loop delay locked loop)、差分放大器延遲單元、類比延遲鎖定迴路以及其之結合等之延遲元件(類比或數位)。因此，雖然第1圖中所顯示的示意圖被稱為是「時脈(clocked)」電荷域邏輯單元，到達以及通過單元之電力可通過非時脈方法而控制。

【0056】

雖然電荷儲存裝置被描述為電容12，應了解的是電荷儲存裝置可為包含主動或被動元件之任意適合的電荷儲存裝置。

【0057】

各開關16、18、20、22及26能為此領域中已習知之任意適合的開關。在某些實施例中，電晶體、二極體、以微機電為基礎的開關等能用作一個或全部的開關。對使用電晶體作為開關的實施例來說，此領域中已習知之任意適合的電晶體能被使用，例如雙極性接面電晶體、MOSFET或是其之組合。第2A圖至第2C圖顯示根據本發明之不同實施例之放電開關(16)之範例。參閱第2A圖至第2C圖，放電開關16能為例如PMOS(第2A圖)、NMOS(第2B圖)或是使用PMOS與NMOS電晶體之傳輸閘(第2C圖)。

【0058】

第3A圖為根據本發明之實施例之於第一階段期間CCDL單元之示意圖。參閱第3A圖，電容C1(或是其他電荷儲存裝置)能從電源供應V1與邏輯方塊斷開以使電容C1放電。電容C1之兩端點能彼此耦合以幫助電容C1放電。這能使用例如諸如電晶體之開關而達到。電容C1能使用此領域中已習知之包含一或多個開關之任何適合的方法從電源供應V1斷開。此外，電容C1能使用此領域中已習知之包含一或多個開關之任何適合的方法從邏輯方塊斷開。

【0059】

電容C1能從電源供應V1與邏輯方塊斷開足以使電容C1放電到已知電荷水平或電位之時間週期，其中電位能為0伏特(V)或非常接近0V。根據某些實施例，電容放電至低於對於邏輯轉變之最大放電水平之電壓並可放電至大約0V。此外，當電容C1從電源供應V1斷開時，電容C1從電源供應V1之接地接頭斷開。

【0060】

雖然實施例並不限於此，電容可被從電源供應與邏輯方塊斷開以允許電容放電之時間量能為例如任意下列的數值、大約是任意下列的數值、最少是任意下列的數值、最多是任意下列的數值或是在具有任意下列的數值為端點之任意範圍間(所有數量單位皆為納秒(nanosecond))：0.0001、0.001、0.01、0.1、1、2、3、4、5、6、7、8、9、10、15、20、25、30、40、50、100、150、200、250、300、350、400、410、420、430、440、450、460、470、480、490、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、10⁴ 、10⁵ 、10⁶ 、10⁷ 、10⁸ 或10⁹ 。舉例來說，電容可被從電源供應與邏輯方塊斷開以允許電容放電之時間量能為約3ns或約455ns。在某些實施例中，於此放電時間期間，電容C1之兩端點能彼此耦合。

【0061】

第3B圖為根據本發明之實施例之於第二階段期間CCDL單元之示意圖。參閱第3A圖，當仍從邏輯方塊斷開時，電容C1能連接於電源供應V1以使電容C1充電。電容C1能使用包含一或多個開關之此領域中已習知之任何適合的方法連接於電源供應V1。在實施例中，電容C1可跨接電源供應V1並聯。電容C1可連接於電源供應V1足夠以能夠供電給邏輯方塊的電荷對電容C1充電之時間週期。

【0062】

雖然實施例並不限於此，電容連接於電源供應以允許電容充電之時間量能為例如任意下列的數值、大約是任意下列的數值、最少是任意下列的數值、最多是任意下列的數值或是在具有任意下列的數值為端點之任意範圍間(所有數量單位皆為納秒(nanosecond))：0.0001、0.001、0.01、0.1、1、2、3、4、5、6、7、8、9、10、15、20、25、30、40、50、100、150、200、250、300、350、400、410、420、430、440、450、460、470、480、490、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、10⁴ 、10⁵ 、10⁶ 、10⁷ 、10⁸ 或10⁹ 。

【0063】

在實施例中，MOSFET能用作電容C1且當電容C1從電源供應V1與邏輯方塊斷開以使電容C1放電時，電容C1之閘極能連接於用作電容C1之MOSFET之源極、汲極與基極端點以允許電容完全地放電。電容C1之閘極能使用此領域中包含一或多個能為文中所述之電晶體之開關之任何適合的方法連接於MOSFET之源極、汲極與基極端點。然後，當電容C1仍從邏輯方塊斷開時連接於電源供應V1以使電容C1充電時，電容C1之閘極能從用作電容C1之MOSFET之源極、汲極與基極端點斷開。在另一個實施例中，用作電容之MOSFET之基極連接於邏輯單元接地接頭(例如，第4圖之CP_GD)。然後，當用作電容C1之MOSFET連接於MOSFET之源極與汲極時，MOSFET之基極保持連接到邏輯單元接地接頭。

【0064】

第3C圖為根據本發明之實施例之於第三階段期間CCDL單元之示意圖。參閱第3C圖，電容C1能從電源供應V1斷開並連結於邏輯方塊以作用為對於邏輯方塊之電源。電容C1之閘極能使用此領域中已習知之包含一或多個開關之任何適合的方法連接於邏輯方塊。在實施例中，電容C1能跨接邏輯方塊並聯。此外，當電容C1從電源供應V1斷開時，電容C1也從電源供應V1之接地接頭斷開。

【0065】

第3D圖為根據本發明之實施例之於第四階段期間電路之示意圖。參閱第3D圖，對於邏輯方塊之輸入能允許被轉變(例如，訊號輸入能被提供)且供電給轉變(一次或多次)所需要之電荷能由電容C1提供。

【0066】

在某些實施例中，例如以基極CMOS應用來說，於邏輯轉變期間邏輯方塊中各電晶體之基極端點能耦合於電容，藉此抑制基板電流(對於NMOS電晶體來說)或是N阱電流(對於PMOS電晶體來說)流入或流出電源供應。否則此種電流能潛在地用於鑑別邏輯方塊中之邏輯轉變。在另一實施例中，至少一個電晶體製造於其中之隔離阱可用為抑制基板電流。

【0067】

雖然實施例並不限於此，電容可連接於邏輯方塊以允許對於邏輯方塊之輸入轉變之時間量能為例如任意下列的數值、大約是任意下列的數值、最少是任意下列的數值、最多是任意下列的數值或是在具有任意下列的數值為端點之任意範圍間(所有數量單位皆為納秒(nanosecond))：10 -6 、10 -5 、10 -4 、10 -3 、0.01、0.1、1、2、3、4、5、6、7、8、9、10、15、20、25、30、40、50、100、150、200、250、300、350、400、410、420、430、440、450、460、470、480、490、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、10⁴ 、10⁵ 、10⁶ 、10⁷ 、10⁸ 或10⁹ 。

【0068】

參閱第3A圖至第3C圖，根據本發明之實施例之CCDL邏輯單元之基本操作被描述。在表示為時間=T1之第一階段中，電源供應V1與邏輯方塊能從電容C1斷開。電容C1之兩端點能彼此耦合，且電容C1能被允許放電。在CCDL邏輯電路操作的每個循環期間，此階段使電容C1放電到一已知電荷水平。

【0069】

在表示為時間=T2之第二階段中，邏輯方塊保持為從CCDL電路的其他部分斷開。電容C1之兩端點能從彼此斷開並跨接電源供應V1耦合。電容C1保持跨接電源供應V1耦合足以允許電容C1充電至例如與電源供應V1相同或大致相同之電位之預定電位之時間週期。

【0070】

在表示為時間=T3之第三階段中，電容C1能從電源供應V1斷開並耦合於邏輯方塊。以此種方式配置，電容C1能作用為對於邏輯方塊的電源供應。

【0071】

在表示為時間=T4之第四階段中，邏輯方塊之輸入能允許被轉變，且供電給轉變(一次或多次)所需的電荷能由電容C1提供。於邏輯轉變期間邏輯方塊中各電晶體之基極端點能耦合於電容，藉此抑制基板電流(對於NMOS電晶體來說)或是N阱電流(對於PMOS電晶體來說)流入或流出電源供應。否則此種電流能潛在地用於鑑別邏輯方塊中之邏輯轉變。操作循環能於之後回到第一階段，且過程能重複。此種過程能從任何階段開始以及/或延續於循環中。

【0072】

藉由使電容C1放電於第一階段中，因為在第四階段後在電容C1上之電荷於第一階段期間(其中電容在連接回電源供應前放電)被從電容C1移除，於邏輯轉變期間從電容C1移除之電荷水平被隔離以免在電源供應被感測。藉由本發明之實施例提供之此種配置能解決來自電容之變化電荷，因為每次在第四階段期間來自電容C1而被邏輯方塊消耗之電荷能如根據邏輯方塊之輸入發生在邏輯方塊中轉變的變化而變化，導致從可提供可潛在地揭露發生於邏輯方塊中之操作種類之訊息之電容C1移除之電荷的變化量。

【0073】

因此，使用CCDL手段，對於電源供應的正路徑與返回路徑兩者能從邏輯電路斷開，藉此有優勢地從電源供應移除邏輯方塊中對於電流用於充電或放電之節點之任何路徑。所有用於藉由邏輯方塊之邏輯操作的電荷來自或回到電容。

【0074】

第3A圖至第3D圖所示之第四階段能於電荷分布控制器之控制下實現。電荷分布控制器能通過時脈或非時脈技術而提供控制訊號給開關。用於各第四階段之特定時脈可基於任何係數之數量。舉例來說，在一些情況中，電荷儲存裝置能被監控且基於在電荷儲存裝置上之電壓是否降至低於特定電壓門檻水平而控制放電與再充電。

【0075】

此外，在一些實施中，其中開關連接或斷開之額外階段能執行以及/或者是一些階段可重複地執行。作為例子，電荷分布控制器可以電容在不連接於邏輯方塊的情況下連接於電源供應及從電源供應斷開或者是在不連接於邏輯方塊的情況下放電及充電數次之方式(例如，重複第一階段與第二階段)來提供訊號以控制開關。作為另一例子，可能會有因隨機電荷分布控制而使電容連接於電源供應及邏輯方塊兩者的情況。

【0076】

在一例示性實施中，製造五個非重疊時脈訊號以驅動CCDL邏輯單元之再充電循環之非重疊時脈電路能被使用。當然，各種實施例可包含更多或更少的時脈訊號。舉例來說，至少兩個時脈訊號能被使用，一個時脈用於以用於執行單元之邏輯之速度操作而另一個時脈用於連接或斷開於電源供應與邏輯方塊間之電荷儲存裝置。在某些實施例中，定時每一個獨立邏輯單元是不必要的。這樣能允許基本靜態邏輯單元配對於CCDL電源開關單元核心。

【0077】

進一步實施例可使用基於邏輯轉變、多次轉變以及甚至是隨機定時之時脈周期。

【0078】

在一些實施中，用於形成安全電路與系統之單元能包含電荷維持部件(見例如第4圖之電晶體M9)、其能用於在即使電路從電源供應隔離時維持於軌道上之電荷。保持儲存於單元中之電荷能允許邏輯單元在甚至是沒有電力、噪音或是可變電力施加於軌道時操作。因此，當接合所隔離單元以使所隔離之單元能連接於電源時之時脈不需要整合於電荷分布控制電路與邏輯方塊間。

【0079】

本發明之實施例能以AES加密方塊實施。第4圖與第6圖為顯示其中基本靜態邏輯單元(在例中為AND)能與CCDL電源開關單元核心配對之邏輯單元之例示性結構之模擬示意圖。參閱第6圖，左邊圓圈圈起了單元之CCDL電源開關核心。單個NMOS電晶體(第4圖)能提供為跨接電源電容以使電源電容放電，藉此限制藉由電容放電的量至用於將電源電容之兩端短接在一起之NMOS裝置之門檻電壓(Vth)。因此實現傳輸閘(第6圖)之PMOS裝置之增加能於每一個充電循環期間允許橫跨電源電容之電壓完全地放電至0V(或是非常接近0V)。

【0080】

第7圖為電容放電之圖表。參閱第7圖，電容放電水平之改良被顯示。中央區域(標示為「電容放電(capacitor discharged) 」 )顯示當電源電容之各側短路於CCDL單元之再充電循環之放電部分期間時橫跨電源電容之各側之電壓。於放電循環期間，電源電容之各側達到相同電壓(例如，沒有或接近沒有電荷穿過電源電容殘留)。這樣確保於CCDL單元之每一個循環期間，需要相同的電荷以再充電電源電容。

【0081】

第6圖之右側上被圈住的區域圈住了CCDL單元之邏輯部份。在此情況中，邏輯電路執行基本二輸入AND閘。以靜態邏輯於CCDL單元中執行邏輯之能力允許預先存在的、低功耗的、低面積消耗的邏輯系族之使用。結果，為了執行AES核心所需之基本邏輯功能之獨特邏輯電路之設計是不需要的。

【0082】

在實施例中，保護環能用於環繞AES核心以提供接面隔離之一些等級以進一步降低基板電流到達電源供應之能力。在進一步實施例中，在非基極製程中，於CCDL單元之部分下的n阱盆(n-well tub)(在p型基板中相對深的n型主動區)能提供電源供應從產生來自CCDL單元之基板電流之邏輯操作之進一步隔離。

【0083】

在實施例中，具有內在磁滯之施密特觸發(Schmitt trigger)緩衝器能用在CCDL電路與標準COMS靜態邏輯方塊(例如那些用在測試積體電路中的)之介面。由磁滯產生的噪音免疫力能抑制CCDL輸出訊號錯誤地觸發介接的CMOS邏輯單元。

【0084】

雖然實施例不限於此，存在於數位邏輯單元之方塊中之數位邏輯單元之數量能為例如任意下列的數值、大約是任意下列的數值、最少是任意下列的數值、最多是任意下列的數值或是在具有任意下列的數值為端點之任意範圍間：1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90、95、100、150、200、250、300、350、400、450、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000或10000。舉例來說，數位邏輯單元之方塊能包含如文中所述之20個數位邏輯單元。

【0085】

雖然實施例不限於此，數位邏輯單元之時脈頻率能為例如任意下列的數值、大約是任意下列的數值、最少是任意下列的數值、最多是任意下列的數值或是在具有任意下列的數值為端點之任意範圍間(所有數量單位皆為百萬赫(megahertz))：10^-6 、10^-5 、10^-4 、10^-3 、0.01、0.1、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90、95、100、150、200、250、300、350、400、450、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000或10000。舉例來說，數位邏輯單元之時脈頻率能為10MHz或約10MHz。

【0086】

在一些實施例中，電荷儲存裝置在每個時脈循環中更新(也就是說，充電)一次，且再充電循環藉由系統時脈之下降邊緣而開始。因此，在數位邏輯單元之時脈頻率為10MHz之情況中，AES單元中之所有邏輯轉變在少於50ns中完成。假設邊緣時脈(edge-clocked)正反器(flip-flops)用於AES加密核心，在此種狀況下，以AES加密方塊之每一個所傳播的邏輯轉變之完成必須完成於25ns間。在其他實施例中，電荷儲存裝置在預定數量之時脈循環後更新以使多個邏輯轉變可實行於電荷儲存裝置之單次充電上。在此種實施例中，時脈循環之數量可隨機或以波形圖樣改變。舉例而言，充電間之時脈循環的數量可通過亂數產生器而控制(以使充電發生在隨機區間)。

【0087】

在本發明之實施例中，製造數位邏輯單元的方法能包含形成如文中所述之電荷儲存裝置、用於電源供應之接頭以及邏輯方塊。方法能進一步包含形成開關於連接電荷儲存裝置之兩端點到另一個端點之線路(或是金屬互連)上以及電荷儲存裝置之端點及電源供應間之開關與電荷儲存裝置之端點及邏輯方塊間之開關。各開關能為例如MOSFET。在特定實施例中，MOSFET能藉由形成MOS電容(或是以提供電容值之方式連接)而用作電荷儲存裝置，而連接電荷儲存裝置之端點之線路(或是金屬互連)上之開關能提供於連接MOSFET之閘極到MOSFET之源極、汲極以及(選擇性地)基極端點之線路上。方法能進一步包含形成電源供應以連接到電源供應接頭。複數個此種數位邏輯單元能形成。在實施例中，單個電源供應能形成以連接所有邏輯單元。在替代性實施例中，一或多個邏輯單元能分享相同電源供應(例如，所有邏輯單元能分享相同電源供應)。

【0088】

根據本發明之某些實施例，數位邏輯單元之系族能配置而使於藉由單元之各邏輯轉變期間，各單元由電容(或是其他電荷儲存裝置)供電。接著各邏輯轉變(或是預定數量的邏輯轉變、或是隨機數量的邏輯轉變、或是隨機的時間量)後，當電容從邏輯單元與任何電源供應斷開時電容之兩個端點能連接在一起，藉此允許電容放電至已知水平(例如，0V或非常接近0V)。然後，電容能連接於電源供應以使電容再充電。此過程於所有藉由邏輯單元之邏輯轉變期間從電源供應斷開各邏輯單元，因此隔離邏輯單元之功率消耗以免於在電源供應供電給邏輯單元被感測並大量地抑制了邏輯單元上之例如DPA之被動攻擊。

【0089】

根據本發明之實施例，邏輯單元完全地從電源供應解耦並僅耦合於電荷儲存裝置。邏輯方塊中之邏輯轉變後電荷儲存裝置之放電為偽裝各CCDL邏輯之操作循環期間所消耗之電荷的優勢手段。邏輯方塊中之各電晶體基極端點能於邏輯轉變期間耦合於電荷儲存裝置，藉此抑制基板電流(對於NMOS電晶體來說)或是N阱電流(對於PMOS電晶體來說)流入或流出電源供應。否則此種電流可能潛在地被用於鑑別邏輯方塊中的邏輯轉變。

【0090】

除了防止安全訊息從電流被讀取(無論是否於截止電流之操作期間)外，文中所述之電荷分布控制與單元處理還能用於防止安全訊息從聲音、電磁、熱以及/或功率消耗訊息被偵測。實際上，實施可防止任意數量的旁通道攻擊。

【0091】

下列實施例被提供來特定可根據本發明實施之一些配置。下列實施例之列出不應被詮釋為是詳細無遺的並僅呈現以說明一些例示性配置。其他配置設想於本揭露之範疇與精神中。

【0092】

在第一實施例中，安全數位邏輯單元被提供為包含邏輯單元與於邏輯操作期間用於供電給邏輯單元之電荷儲存裝置，電荷儲存裝置可控制地於充電操作期間連接於電源供應並於邏輯操作期間連接於邏輯單元，其中於邏輯操作期間，電荷儲存裝置不連接於電源供應之電源與接地接頭。電荷儲存裝置能為離散式電容，MOS電容、MOS電晶體、電荷耦合裝置等。相似的配置可用於具有類比、數位或類比與數位元件之組合之其他電路與系統。

【0093】

在第二實施例中，第一實施例之安全數位邏輯單元進一步包含用於使電荷儲存裝置放電之第一開關。第一開關能為例如電晶體或傳輸閘。

【0094】

在第三實施例中，第一或第二實施例之電荷儲存裝置於邏輯單元之各邏輯操作或是於邏輯單元的預定數量的邏輯操作間週期性地完全地放電。

【0095】

在第四實施例中，第一至第三實施例之任意實施例之安全數位邏輯單元進一步包含用於連接與斷開電荷儲存裝置於電源供應之電源接頭之第二開關、用於連接與斷開電荷儲存裝置於電源供應之接地接頭之第三開關、用於連接與斷開電荷儲存裝置於邏輯單元之電源接頭之第四開關以及用於連接與斷開電荷儲存裝置於邏輯單元之接地接頭之第五開關。第一、第二、第三、第四及第五開關皆能包含電晶體。

【0096】

在第五實施例中，第一至第四實施例之任意實施例之安全數位邏輯單元進一步包含於電源供應線與電源間之額外隔離開關及連接於安全數位邏輯單元之接地軌道。隔離開關能為串聯於電源接頭與第二開關間之至少一第六開關及串聯於於接地接頭與第三開關間之至少一第七開關。

【0097】

在第六實施例中，第一至第五實施例之任意實施例之邏輯單元能包含各包含基極端點之複數個電晶體，且其中邏輯單元中之各電晶體之基極端點耦合於邏輯單元之電源接頭與邏輯單元之接地接頭之至少一個。

【0098】

在第七實施例中，供電給數位邏輯單元之邏輯方塊之方法被提供，其中數位邏輯單元包含邏輯方塊與電荷儲存裝置且方法包含步驟為：

【0099】

(a)從邏輯方塊與電源供應之電源及接地接頭斷開電荷儲存裝置；

【0100】

(b)連接電荷儲存裝置於電源供應；

【0101】

(c)從電源供應斷開電荷儲存裝置，包含從電源供應之接地接頭斷開電荷儲存裝置；以及

【0102】

(d)連接電荷儲存裝置於邏輯方塊以供電給邏輯方塊。電荷儲存裝置能為離散式電容、MOS電容、MOS電晶體、電荷耦合裝置等。

【0103】

在第八實施例中，第七實施例之方法能進一步包含步驟 (e)於電荷儲存裝置連接於邏輯方塊時允許邏輯方塊之輸入轉變。

【0104】

在第九實施例中，第八實施例中所用的邏輯方塊包含各具有基極端點之複數個電晶體，且其中於步驟(e)期間邏輯方塊中之各電晶體之基極端頂耦合於電荷儲存裝置。

【0105】

在第十實施例中，第八實施例中所使用之邏輯方塊被製成使得至少一個電晶體位於隔離阱中。舉例來說，PN接面可用來將阱從基板隔離以使n阱藉由p型層從基板隔離以及/或p阱藉由n型層從基板隔離。

【0106】

在第十一實施例中，第七至第十實施例之任意實施例之方法進一步包含步驟(f)在允許邏輯方塊之輸入轉變後，從邏輯方塊斷開電荷儲存裝置。在斷開之前，電荷儲存裝置能連接於邏輯方塊預定次數的轉變。

【0107】

在第十二實施例中，第七至第十一實施例之任意實施例之方法能進一步包含只要在邏輯方塊被供電時，就重複所有步驟(例如步驟(a)到步驟(f))。

【0108】

在第十三實施例中，在第七至第十二實施例之任意實施例之方法中，步驟(a)能包含當電荷儲存裝置從邏輯方塊與電源供應之電源及接地接頭斷開時始，使電荷儲存裝置放電。

【0109】

在第十四實施例中，在第七至第十三實施例之任意實施例之方法中，步驟(b)使電荷儲存裝置在電荷儲存裝置已放電後充電，以及步驟(c)在電荷儲存裝置藉由電源供應充電後執行。

【0110】

在第十五實施例中，在第七至第十四實施例之任意實施例之方法中，電荷儲存裝置能包含至少兩個端點，且其中使電荷裝置放電包含當電荷儲存裝置從邏輯方塊與電源供應斷開時使電荷儲存裝置的兩個端點彼此連接。當電荷儲存裝置從邏輯方塊與電源供應斷開時，電荷儲存裝置的兩個端點能彼此連接足以實質地、完全地或是有效地使電荷儲存裝置放電之時間週期。

【0111】

在第十六實施例中，在第十二至第十五實施例之任意實施例之方法中，使電荷儲存裝置的兩個端點彼此連接包含使連接電荷儲存裝置之兩個端點之第一開關閉路，且其中從使電荷儲存裝置之兩個端點彼此斷開包含使第一開關開路。第一開關可為電晶體、傳輸閘等。

【0112】

在第十七實施例中，在第七至第十六實施例之任意實施例之方法中，連接電荷儲存裝置於電源供應包含使第二開關與第三開關閉路，第二與第三開關連接電荷儲存裝置於電源供應，其中從電源供應斷開電荷儲存裝置包含使第二與第三開關開路，且其中連接電荷儲存裝置於邏輯方塊包含使第四與第五開關閉路，第四與第五開關連接電荷儲存裝置於邏輯方塊。第二、第三、第四與第五開關皆能包含電晶體、二極體、MEMS開關裝置等。

【0113】

在第十八實施例中，在第八至第十七實施例之任意實施例之方法中，步驟(e)能進一步包含藉由使所有串聯於電源供應之電源接頭與第二開關間的至少一個第六開關開路而從電源供應之電源接頭隔離數位邏輯單元；以及藉由使所有串聯於電源供應之接地接頭與第三開關間的至少一個第七開關開路而從電源供應之接地接頭隔離數位邏輯單元。

【0114】

在第十九實施例中，電荷分布控制能應用於第一至第十八實施例之任意實施例以控制對於單元的電荷分布。電荷分布控制能包括時脈和/或非時脈手段以及同步或異步手段。作為非限制性的例子，電荷分布控制能包含使用系統時脈以產生控制訊號之同步電荷分布時脈產生器、使用晶載式和/或獨立震盪器以產生控制訊號之不相關電荷分布時脈產生器、具有回饋迴路之確定性電荷分布時脈產生器以及含有亂數產生器與震盪器或系統時脈以產生控制訊號之異步電荷分布時脈產生器。

【0115】

本發明之實施例能為了安全應用而實行。

【0116】

在本發明之某些實施例中，所述於文中的一種或多種方法能提供於智慧卡或類似裝置之上或之中。此類智慧卡片或類似裝置能用於例如ATM卡片、識別卡、儲值卡、信用卡、行動電話、電腦存取控制、付費電視(pay TV)以及/或醫療訊息之儲存。

【0117】

本發明之更佳的了解以及本發明之許多優點可從以下例子，藉由說明的方式而被擁有。以下例子為本發明之一些方法、應用、實施例及變體之說明。這些例子當然不以任何方式被考慮為係對本發明之限制。能對於本發明做出數種改變與修改。

【0118】

例子一

【0119】

第4圖為根據本發明之實施例之CCDL電路之實施之示意表示。參閱第4圖，MOSFET M1、M2、M11、M12及M13用於實現第1圖與第3A至3D圖所見之開關。MOSFET M5用於實現電容C1。MOSFET M3、M4、M6、M7、M8及M10實現靜態邏輯「AND閘(AND gate)」。

【0120】

在第一階段中，MOSFET M1、M2、M11及M12停用(關閉)以使邏輯方塊與電源供應從電容M5解耦。緊接於之後，M13啟用(接通)以使M5之閘極耦合到M5之源極端點，藉此允許M5放電。

【0121】

在第二階段中，M2、M11及M13停用以使M5從邏輯方塊解耦。接著啟用MOSFET M2及M11以使M5耦合於供應線VDD及VSS，從而允許M5充電。

【0122】

在第三階段中，MOSFET M1、M12及M13停用以使M5從供應線VDD及VSS斷開。緊接於之後，MOSFET M2及M11啟用，藉此使M5耦合於邏輯方塊。

【0123】

在第四階段中，如果可適用的話，輸入A及B被允許轉變，而允許邏輯方塊中之邏輯狀態轉變所需的電荷源自M5。應注意的是，邏輯方塊中之各PMOS裝置之基極接頭接合於內軌道端點(CP_RL)，而邏輯方塊之各NMOS裝置之各基極接頭連接於內接地端點(CP_GD)。各CCDL邏輯單元中之各個此類供應軌道(也就是說，CP_RL與CP_GD)能耦合於更大的CCDL邏輯單元中所使用的各個其他CCDL邏輯單元中之相對應的供應軌道。結果，於CCDL操作循環期間，邏輯單元中的裝置以及裝置的基極接頭能為可選地浮動著(例如於第一與第二階段中)，再於之後耦合於供應電容M5(例如於第三與第四階段期間)。於邏輯轉變期間之基極接頭之隔離自流入供電給CCDL單元之電源供應移除藉由發生於邏輯方塊中之轉變所產生之用於電流之明顯通道。

【0124】

在示意圖中有顯示，但尚未描述的是MOSFET M9。例如M9之部件可存在於一些實施中。此處，M9用於儲存一些電荷以當邏輯方塊從電荷儲存裝置斷開時，幫助維持CP_RL與CP_GD間之電壓差。M9也用於旁路(bypass)可能注入於軌道CP_RL或CP_GD兩者之一上之高頻雜訊。

【0125】

例子二

【0126】

第5圖顯示用於CCDL邏輯單元之時脈方法。訊號SL_CLK表示將引起邏輯轉變之對CCDL單元之輸入。訊號CLK1及CLK1B之轉變使邏輯方塊從供應電容與電源供應斷開。判定CCDL單元或是CCDL為基礎之電路方塊中的最大操作速度之限制因素為用於CCDL方塊中之所有邏輯轉變在訊號CLK1及CLK1B使CCDL單元中之邏輯方塊從供電給邏輯方塊之供應電容斷開前完成之需求。

【0127】

一旦訊號CLK1及CLK1B使邏輯方塊從供應電容解耦，訊號CLK3能轉變並使供應電容放電。最後，訊號CLK2及CLK2B轉變以允許供應電容藉由電源供應充電。應注意的是，各CLK訊號之轉變邊緣並不重疊。當供應電容(supply cap)之端點短路時，非重疊之時脈抑制，例如電源供應線瞬間地跨接邏輯方塊或是供應電容耦合於供應線。

【0128】

例子三

【0129】

如第6圖中所示之CCDL單元被測試。在此例中用於單元之放電開關使用NMOS電晶體M13與PMOS電晶體M14之傳輸閘。於CCDL邏輯之切換活動期間，更大的電路中CCDL單元之測試展現了小但明顯的電流位準(也就是說，數十微安培)流過電路之基板並流到電源供應中。雖然微小，但一些訊息的位準可從這些有關CCDL電路之邏輯操作之電流來說是可萃出的。兩種手段被實施以降低此種現象。第一，CCDL邏輯單元(於右側被圈住的)中之各裝置之基極結(body tie)接合於CCDL單元之內部供應軌道(也就是說，CP_RL及CP_GD)。如此試圖去使盡可能地多的於邏輯操作期間所產生之基板電流流入以及/或流出電源電容。

【0130】

用於降低電源及接地線上之電流的第二手段顯示於第8圖中。第8圖為根據本發明之實施例之電路示意圖，並顯示在邏輯切換活動期間用於使CCDL單元之VDD及VSS軌道從供電給CCDL電路之外部電源供應隔離之一系列開關，藉此抑制基板電流流過CCDL單元與外部電源供應兩者之間。雖然對於各軌道線來說，兩個電晶體(作為開關)顯示於第8圖中，但實施例並不限於此且更多或更少的開關能被包含。

【0131】

例子四

【0132】

二位元加密方塊與CCDL單元一同產生以測試更大的電路中之CCDL單元之功能。第9A圖至第9C圖結合為二位元加密方塊之CCDL實施之示意圖。第10圖為與加密方塊之操作相關聯之訊號之收集。

【0133】

第10圖上方兩個訊號為對於供電給二位元加密方塊之電源供應之電流輸出與接地返回電流。第11圖中下方兩個訊號為來自加密方塊的兩個輸出位元。參閱第10圖，大量的漣波載於數位輸出訊號上方。雖然這些漣波很大並意味著對於CCDL單元的成因於參考供應接地的兩個輸出訊號之低雜訊容限。當各CCDL單元中之邏輯方塊於CCDL操作之再充電循環期間浮動時，單元中之電壓不再以電源供應做為參考。

【0134】

第11圖顯示以CCDL單元中之內部邏輯軌道做參考之相同二位元輸出訊號。參閱第11圖，當以此方式觀看時，雜訊容限大幅地提高。當用於各CCDL之內部供應軌道在加密方塊中耦合在一起時，第11圖中之訊號更平坦地表現CCDL電路中之CCDL訊號之雜訊容限。

【0135】

第12圖為根據本發明之實施例之以CCDL單元製成之AES加密核心之電源供應特徵之圖表。

【0136】

例子五

【0137】

電荷分布控制可通過包含數位、類比以及以混合訊號為基礎之控制器之任何數量的控制器實現。一些控制器可以時脈為基礎，一些控制器可包括自時序電路，而其他控制器能包含基於邏輯狀態或者是安全電路或系統之特定操作之回饋機制。第13圖至第16圖示出一些非限制性例子。

【0138】

第13圖示出可用於電荷分布控制之例示性同步電荷分布時脈產生器的圖。參閱第13圖，時脈分布網路1300能接收系統時脈1301並通過延遲方塊1311、1312及1313與單擊(脈寬)產生器1321、1322及1323散佈時脈以輸出三個控制訊號(以及相對應於一度通過反相器之反相訊號)。藉由延遲方塊1311、1312及1313以及通過單擊產生器1321、1322及1323之相對應之脈寬調整而引入各平行控制訊號線之延遲能根據設計而選擇。

【0139】

第14圖示出可用於電荷分布控制之例示性不相關電荷分布時脈產生器的圖。參閱第14圖，與同步電荷分布時脈產生器類似的設計被表示；然而，取代使用系統時脈1301，單獨的震盪器或時脈產生器1401提供在之後散佈到延遲方塊1411、1412及1413以及單擊(脈寬)產生器1421、1422及1423以提供控制訊號(例如，CLK1、CLK2及CLK3)以及一度通過反相器(1431、1432及1433)之相對應之反相訊號之訊號。

【0140】

第15圖示出可用於電荷分布控制之例示性確定性電荷分布時脈產生器的圖。參閱第15圖，CCDL邏輯方塊被藉由控制方塊1530控制的時脈分布網路1520而操作之CCDL電荷分布網路1510供電。控制方塊1530能將當控制時脈分布網路1520與電荷分布網路1510之開關時通過隔離之供應軌道之電壓納入考量。舉例來說，差分放大器1540能配置為緩衝器以測量通過隔離之供電給邏輯方塊1500之供應軌道之電壓。差分放大器1540之輸出能用作對比較器1550之非反相輸入之輸入，比較器1550比較來自隔離之供應軌道之電壓於連接於比較器1550之反相輸入之參考電壓1555。一些或所有供應軌道可以此種方式連接。比較器1550可為磁滯放大器。

【0141】

第16圖示出可用於電荷分布控制之例示性異步電荷分布時脈產生器的圖。參閱第16圖，震盪器或系統時脈1610與亂數產生器1620可為對於累加器1630之輸入，累加器1630用於控制時脈分布網路1640。時脈分布網路1640能提供訊號以控制用於系統之各種方塊(邏輯或類比)之電荷儲存裝置之電荷分布網路。

【0142】

對於「一個實施例(one embodiment)」、「實施例(an embodiment)」以及「例示性實施例(example embodiment)」等之說明書中之任何參考意味著結合實施例所述之特定特徵、結構或特性被包含於本發明之至少一個實施例中。在說明書中許多地方的此類詞彙之出現並不需要都指稱於相同實施例。此外，文中所揭露之任何本發明與本發明之實施例之任何元件與限制能與任意以及/或所有其他元件或特徵(個別地或是於任意結合中)或是與文中所揭露之任意其他發明或其他發明的實施例結合，且所有此類結合被考慮於本發明之範疇而無對其之限制。

【0143】

應了解的是，所述於文中之例子與實施例僅為了說明的目的且鑑於其之各種修改與改變將提示給此領域中具有通常知識者而被包含於本申請之精神與範疇中。

國內寄存資訊【請依寄存機構、日期、號碼順序註記】

無

國外寄存資訊【請依寄存國家、機構、日期、號碼順序註記】

無

10‧‧‧邏輯方塊

12‧‧‧電容

14‧‧‧電源供應

16‧‧‧放電開關

18、20、22、24‧‧‧開關

Claims

【第1項】

一種電荷分布控制系統，其包含：
複數個電荷儲存裝置，於一電路元件之操作期間，各該電荷儲存裝置供電給該電路元件；以及
一電荷分布控制器，其中於一充電操作期間，該電荷分布控制器連接各該電荷儲存裝置於一電源供應，並於該電路元件操作期間，將該電荷儲存裝置連結於該電路元件，其中於該電路元件之操作期間，該電荷儲存裝置不連接於該電源供應之一電源接頭與一接地接頭。
【第2項】

如申請專利範圍第1項所述之電荷分布控制系統，其中該電路元件包含一類比電路方塊。
【第3項】

如申請專利範圍第1項所述之電荷分布控制系統，其中該電路元件包含一數位電路方塊。
【第4項】

如申請專利範圍第1項至第3項之任一項所述之電荷分布控制系統，其中該電荷分布控制器進一步於一放電期間將該電荷儲存裝置從該電源供應與該電路元件兩者斷開。
【第5項】

如申請專利範圍第1項至第3項之任一項所述之電荷分布控制系統，其中該電荷分布控制器包含控制該電荷儲存裝置之連接之一時脈產生器。
【第6項】

如申請專利範圍第5項所述之電荷分布控制系統，其中該時脈產生器產生用於使該電荷儲存裝置放電之一第一開關之一第一時脈、用於連接與斷開該電荷儲存裝置於該電源供應之該電源接頭之一第二開關與用於連接與斷開該電荷儲存裝置於該電源供應之該接地接頭之一第三開關之一第二時脈、以及用於連接與斷開該電荷儲存裝置於該電路元件之一電源接頭之一第四開關與用於連接與斷開該電荷儲存裝置於該電路元件之一接地接頭之一第五開關之一第三時脈。
【第7項】

如申請專利範圍第1項至第3項之任一項所述之電荷分布控制系統，其中該時脈產生器包含一同步電荷分布時脈產生器、一不相關電荷分布時脈產生器、一確定性電荷分布時脈產生器或一異步電荷分布時脈產生器。
【第8項】

如申請專利範圍第1項至第3項之任一項所述之電荷分布控制系統，其中該電荷分布控制器包含控制該電荷儲存裝置之連接之一延遲電路。
【第9項】

一種加密系統，其包含：
一電荷儲存分布網路，其用於供電給隔離的一加密方塊，該電荷儲存分布網路包含複數個電荷儲存裝置；以及
一時脈分布網路，其提供控制訊號以連接和斷開一電源供應於該電荷儲存分布網路並連接和斷開該電荷儲存分布網路於該加密方塊之隔離的一供應軌道。
【第10項】

如申請專利範圍第9項所述之加密系統，其進一步包含：
一比較器，其比較來自至少一隔離的該供應軌道的一電壓與一參考電壓並輸出用於調整該時脈分布網路的該控制訊號的一訊號。
【第11項】

一種防止來自由差分功率分析、簡單功率分析、漏電流分析、差分電磁場分析、時序分析、熱量、聲音分析、故障注入以及差分故障分析構成的群組之至少一旁通道攻擊的方法，其包含：
操作申請專利範圍第1項至第10項之任一項之系統。