TW201443655A - 用於多頻帶串列化器解串列化器輸入／輸出電路之追蹤方案 - Google Patents

用於多頻帶串列化器解串列化器輸入／輸出電路之追蹤方案 Download PDF

Info

Publication number
TW201443655A
TW201443655A TW102139524A TW102139524A TW201443655A TW 201443655 A TW201443655 A TW 201443655A TW 102139524 A TW102139524 A TW 102139524A TW 102139524 A TW102139524 A TW 102139524A TW 201443655 A TW201443655 A TW 201443655A
Authority
TW
Taiwan
Prior art keywords
data
tracking
frequency
signal
qam
Prior art date
Application number
TW102139524A
Other languages
English (en)
Other versions
TWI584129B (zh
Inventor
Sheau Jiung Lee
Mau-Chung Frank Chang
Yang-Hyo Kim
Original Assignee
Univ California
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ California filed Critical Univ California
Publication of TW201443655A publication Critical patent/TW201443655A/zh
Application granted granted Critical
Publication of TWI584129B publication Critical patent/TWI584129B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G06F13/4278—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using an embedded synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H04L27/362—Modulation using more than one carrier, e.g. with quadrature carriers, separately amplitude modulated
    • H04L27/364—Arrangements for overcoming imperfections in the modulator, e.g. quadrature error or unbalanced I and Q levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Transceivers (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本案呈現一種串列化器與解串列化器電路，其具有特別適合用於從一積體電路(晶片)傳達數位資料至另一積體電路來執行晶片對晶片通訊之追蹤電路。該等電路可擴充並使用一多頻調變機構(例如，QAM)來於多個頻率將數位資料位元轉換為一串列類比串流以便在一晶片I/O連接上通訊。該發送器側產生之追蹤脈衝可透過與該資料相同的路徑來串列化、並透過該解串列化器中之相同路徑來解調變以提供與該資料同步，而不需複雜的基頻處理。

Description

用於多頻帶串列化器解串列化器輸入/輸出電路之追蹤方案 相關申請案之交互參照
本申請案係有關並主張於2012年11月6日申請在先之美國專利申請案第61/723,284號之優先權，其完整內容合併於本文中以供參考。
有關聯邦贊助研究或開發之陳述
不適用
合併參考於一電腦程式附錄中提出之材料
不適用
接受版權保護之材料注意事項
本專利文件中之材料的一部分在美國與其他國家的版權法下接受版權保護。當其出現在專利商標局之專利檔案或紀錄中時，該版權擁有人並不反對本專利文件或本專利揭示內容之任何人進行傳真複製，但除此之外其保留所有版權的權利。該版權擁有人因此不需放棄其任何權利以保有私下維護之專利文件，包括不限制其根據37 C.F.R.§1.14之權利。
背景
1.發明領域
本技術一般係有關晶片對晶片通訊，而更特別是一追蹤串列化器解串列化器。
2.相關技術說明
習知的串列化器解串列化器I/O係根據多工與解多工數位技術。使用該類習知方案以增加通訊頻寬需增加時鐘速率。
於一傳統方案中嘗試使用多頻帶作調變與解調變來克服上述問題會帶來額外的議題。目前使用晶片對晶片I/O之多頻帶串列化器與解串列化器包括複雜且依靠外部因素，諸如矽處理、連接條件、電源供應器品質、等等之調變與解調變技術。該等習知系統中，一複雜的方案，諸如錯誤修正或基頻處理需達到具有低位元錯誤速率之可靠的調變與解調變技術。調變與解調變之潛伏期於該I/O連接中變得相當關鍵時，調變與解調變技術中用來確認低位元錯誤速率(BER)之該傳統基頻處理技術會變得不切實際。
某些情況中基頻處理技術的使用可提供可靠的資料傳輸與接收，另外其會帶來有關電路複雜性與資料處理的不必要長延遲之一高成本損失。雖然該典型多頻方法可適合高通量操作，但需要短延遲來執行任務關鍵操作時其相當不適合。
因此，存在具有短延遲並可實際執行之晶片對晶片多頻通訊電路之一需求。本發明可實現該等需求、並克服上述多頻晶片對晶片通訊拓樸結構之缺點。
發明概要
本案說明一晶片對晶片串列化器與解串列化器，其使用根據該發送器(TX)上之追蹤脈衝產生與該接收器(RX)上之追蹤脈衝回復的一自我追蹤方法。待發送之資料與TX上產生之追蹤脈衝同步，而該發送資料與追蹤脈衝於該TX中同時調變。使用本發明之傳達晶片對晶片的所有信號在相同情況下受處理，包括矽程序變動、電力雜訊、關鍵路徑延遲、等等，因此可減少/降低該串列化器解串列化器之該等操作上的變數之衝擊。
使用本發明的自我追蹤串列化器解串列化器，藉由不僅增加該資料通量、且用以響應降低資料轉移延遲，即可達到任何給定技術的效能限制。
該等信號透過從發送器(TX)至接收器(RX)之一短的I/O連接來串列化、調變與發送。在該接收器之相同情況與特性下該RX亦對所有信號解調變。解調變後該追蹤脈衝可在該RX中回復。因為該資料與追蹤脈衝於該TX中同步，故所有信號以相同解調變來處理時該等信號應同樣地於該RX中同步。一旦該追蹤脈衝回復，該自我追蹤方案可在該正確計時對該回復資料取樣。即使在不同的操作情況下，使用不同的積體電路晶片或不同的處理技術，該取樣計時亦可追蹤該等外部因素。該信號之後與該系統匯流排同步的下一準位可在該類比數位轉換器(ADC)中取樣，其亦可根據回復追蹤脈衝之計時來處理。
實際上該回復追蹤脈衝會經歷顯著的抖動。藉由進一步使用過度取樣技術以建構一回復追蹤脈衝，該實施態樣可提供一改善的大抖動容許度。
針對晶片對晶片I/O電路之產出而言，本發明的自我追蹤串列化器解串列化器可提供顯著的改善。本發明系統可被轉移來製造與未來矽程序進展相容的裝置，諸如以最小工作量從28奈米節點至14或20奈米節點。
本發明之其他方面可在該說明書之下列部分中顯示，其中該詳細說明係為了完全揭示本發明之較佳實施例而非加諸其限制。
10‧‧‧示範實施例
12‧‧‧第一晶片
14‧‧‧輸入/輸出通道
16‧‧‧第二晶片
18‧‧‧數位資料
19、51‧‧‧位元組遮罩
20‧‧‧同步信號
22‧‧‧時鐘信號
24‧‧‧追蹤脈衝產生器
26a、26b、26c、26m、26n‧‧‧資料緩衝器
28a、28b至28n‧‧‧調變器
30a、30b‧‧‧數位類比轉換器
32a、32b、32m、32n、36a、36b、36c、36d、36m、36n‧‧‧混合器
34a、34b至34n‧‧‧解調變器
38a、38b、38m、38n‧‧‧類比數位轉換器
40‧‧‧追蹤脈衝回復電路
42a、42b、42c、42m、42n‧‧‧輸出資料緩衝器
44‧‧‧第一輸出
46‧‧‧時鐘
48‧‧‧同步信號(脈衝)
50‧‧‧旗標
52‧‧‧解串列化數位資料
62、74‧‧‧控制器
64、76‧‧‧處理器電路
66、82‧‧‧時鐘電路
68、78‧‧‧CPU
70、80‧‧‧記憶體
90‧‧‧實施例
110、112、114、116、118、120‧‧‧步驟
fi、fq‧‧‧異相調變載波
TX‧‧‧發送器
RX‧‧‧接收器
DQ_TX‧‧‧數位資料
DM_TX‧‧‧位元組遮罩
DQS_TX‧‧‧同步信號
CLK_SYS‧‧‧時鐘
D_TX、D_RX‧‧‧資料
TX_EN‧‧‧發送器賦能信號
RX_EN‧‧‧接收器賦能信號
TRACK_TX、TRACK_RX‧‧‧脈衝信號
本發明藉由參照僅作為舉例解說之下列圖式可獲得更完整的了解：圖1A與圖1B為一根據本發明之一實施例，一自我追蹤多頻帶串列化器與解串列化器之方塊圖。
圖2為一根據本發明之一實施例，一自我追蹤多頻帶串列化器與解串列化器中之追蹤脈衝產生與回復的計時圖。
圖3為一根據本發明之一實施例，一自我追蹤串列化器解串列化器方法之流程圖。
較佳實施例之詳細說明
本案說明一自我追蹤串列化器解串列化器，其中產生一追蹤脈衝，其與該數位資料行進經過該發送器(亦 即，第一晶片)之串列化與調變以及該接收器(亦即，第二晶片)之解串列化與解調變。該自我追蹤能力可允許以最小計時的附加負擔來建立一電路而無複雜的基頻處理，而以低電路附加負擔來達到效能與裝置產出。積體電路可使用該自我追蹤機構以任何所需裝置的技術或程序，包括28奈米或使用進階矽程序技術來製造。
圖1A與圖1B繪示一自我追蹤多頻帶串列化器與解串列化器之一示範實施例10，如圖顯示用於一I/O通道14上從圖1A中所見之一第一晶片12中的一發送器(TX)傳達至圖1B中所見之一第二晶片16中的一接收器(RX)。
圖1A中可看出數位資料18(DQ_TX)與位元組遮罩19(DM_TX)於TX接收。待傳達之資料字元於多個部段送出(例如，圖1A、圖1B所示之8位元路徑上的16個位元)時可使用該位元組遮罩。雖然該示範實施例通常說明允許送出8位元數位資料(例如，[7：0])的一架構，但應體認本發明可以任何所需的位元數量(例如，16位元、32位元、等等)來組配。然而，此需要加入於更多頻率或以更高順序編碼來操作之更多資料緩衝器、轉換器(DAC、ADC)、以及調變器與解調變器。
該發送器控制器可宣告一同步信號20(DQS_TX)旗標來觸發追蹤與串列化。本發明之任何實施例中，該DQS_TX脈衝可橫越該資料接受的整個傳播路徑。一追蹤脈衝產生器24接收同步信號20(DQS_TX)與一時鐘信號22。該追蹤脈衝產生器組配來產生一同步脈衝以作為資料同步之 旗標。圖形中顯示DQS_TX亦施加至資料遮罩(DM_TX)19之一緩衝器以及作為該等資料緩衝器26a、26b、26c、至26m、26n之一第一輸入，其亦接收資料DQ_TX 18中之位元使得資料與該追蹤脈衝同步。
該追蹤脈衝與數位資料字元受串列化與調變後傳送至該接收器。資料DQ_TX 18與來自追蹤脈衝產生器24之一追蹤脈衝的位元位於調變器28a、28b、至28n。該等調變器之每一個組配來將該數位資料轉換為類比資料，其可在多個頻率通道上編碼，諸如使用多個調變器而每一調變器組配來於一不同頻率(例如，不同的載波頻率)時操作。應體認該等調變頻率其中之一可為零，亦即DC。使用DC來作為一調變頻率可降低所需之頻率產生電路，包括所需之鎖相電路(例如，PLL)的數量。該等信號以類比調變與解調變著稱時，用於將其產生之電路並不個別於圖1A與圖1B之控制器62與74中顯示。於一範例中，每一調變器使用正交調幅(QAM)(例如，QAM 16)並具有將資訊之一I通道與一Q通道編碼為一給定的調變頻率之混合器。
如本實施例中所述，應體認QAM為一類比調變機構，其不同於使用在一數位串列化方案中之數位多工技術。於類比QAM中，兩個類比訊息信號可藉由改變(調變)兩個載波而於每一頻率通道上傳達。該等兩載波(典型為正弦)為彼此90°異相而因此稱為正交載波。一頻率通道上之輸出為相位調變(PM)與振幅調變(AM)之調變波的總和。為了簡化說明，類比QAM之內部電路不加以說明。應注意可 使用大量的QAM電路而該技術對業界熟於此技者而言已相當著名。應體認可使用各種不同型式的QAM並使用在本發明中，可選擇來使用之更普遍的某些型式包括：QAM8、QAM16、QAM32、QAM64、QAM128、以及QAM256。應體認QAM可平均分配該I-Q平面中的資訊，而QAM之較高順序包含該群集中更緊密隔開之資訊。於是，較高順序QAM可允許每一符號發送更多位元，但若該群集之能量保持相同，則該群集上的點會更靠近一起而該發送對雜訊更加敏感。亦應體認在不違背本文教示的情況下，本發明中可使用其他的調變型式(解調變)。可使用之多頻調變的其他型式之範例包括脈寬調變(PWM)、頻移鍵控(FSK)、跳頻、展頻、等等。
圖1A之串列化與調變期間，數位資料由數位類比轉換器(DAC)30a、30b來轉換，形成類比輸出於混合器32a、32b、至32m、32n上接收，並個別伴隨著90度異相調變載波fi與fq。該示範圖形中，該等DAC之每一個顯示包含一2位元DAC。然而，因體認該等實施例可輕易使用具有不同位元數量，諸如4或更多位元之DAC來執行。該等調變器28a、28b至28n的每一個於一不同頻率時操作，而每一輸出於該I/O通道14加總而因此行經該相同I/O連接用於第二晶片16處接收。該組態可確保透過與該追蹤信號相同的調變程序完成該資料路徑之一密切追蹤，而不論I/O通道14之各種不同的通道情況為何。
圖1B所見之接收器(RX)16中，所有信號透過相 同路徑，以解調變器34a、34b至34n作為示範來解調變，每一解調變器於多個頻率(例如，其可包括零頻率(DC))中之一不同頻率操作。使用QAM解調變器，每一解調變器於兩個混合器(例如，36a與36b、36c與36d、至36m與36n)處接收進入的類比信號，其亦個別接收90度異相的調變載波fi與fq。來自該等混合器之每一個的解調變輸出由類比數位轉換器(ADC)38a、38b至38m、38n來接收。來自該ADC之輸出僅與該追蹤脈衝同步來收集。藉由於該TX對該追蹤脈衝之ADC持續取樣，該信號可於該RX回復。
可看出該等ADC其中之一將數位資料輸出至一追蹤脈衝回復電路40，其組合輸出資料緩衝器42a、42b、42c、至42m與42n來操作。一第一輸出44包含該回復的追蹤脈衝本身，其用來同步從該等ADC至該等資料緩衝器之輸出。追蹤脈衝回復電路40接收一時鐘46(CLK_SYS)，並輸出一同步信號(脈衝)48以便在輸出為解串列化數位資料(DQ_RX)52之該等資料緩衝器的每一個來控制來自該等ADC的資料閂鎖。一旦來自該等ADC之資料閂鎖至該資料緩衝器，該追蹤脈衝回復電路設定一旗標DQS_RX 50、發出信號該接收器控制器可現在讀取該DQ_RX資料字元。處置多個位元組時為了遮罩目的亦可產生一位元組遮罩(DM_RX)51。
可看出該追蹤脈衝與所有資料遵照相同路徑與時間，因此允許該追蹤脈衝回復電路產生信號以控制ADC輸出並以適當計時將資料閂鎖至該等緩衝器。
上述串列化器與解串列化器特別適合在通訊待建立之一第一晶片與一第二晶片上的操作。可體認一第二I/O通道可用來在該等第一與第二晶片間之相反方向上建立一通訊路徑。圖1A與圖1B所見之第一與第二晶片的每一個個別以一控制器62、74來組配，以控制該發送與接收側的操作並產生用以操作該等串列化器與解串列化器之信號。藉由範例，而非限制，該TX控制器顯示具有至少一個處理器電路64，其包含CPU 68與記憶體70，並使用一時鐘電路66。於一類似方法中，RX控制器74顯示具有至少一個處理器電路76，其包含CPU 78與記憶體80，並使用一時鐘電路82。然而，應體認在不違背本發明之教示的情況下，控制器電路可以分開與可規劃的邏輯電路與處理器之各種不同組合來執行。
圖2繪示一根據圖1所示之本發明用以串列化D_TX(例如，D_TX[7：0])的信號計時之實施例90，以便從該第一晶片傳送而因此於執行解串列化回到D_RX(例如，D_RX[7：0])之該第二晶片接收。該圖形上半部顯示該發送器(TX)上之信號而該下半區段顯示該接收器(RX)上之信號。一時鐘信號(CLK_SYS)用來對該發送器電路中之各種不同動作計時。CLK_SYS之上升邊緣用來閃控DQS_RX與D_RX。一發送器賦能信號(TX_EN)可將資料串列化賦能並發送。根據宣告DQS_TX，可產生該等TRACK_TX脈衝而在調變期間所有D_TX資料操作可同步。
圖2之下半部描繪回復的TRACK_RX與資料 D_RX。一時鐘信號(CLK_SYS)用來對該接收器電路中之各種不同動作計時。一接收器賦能信號(RX_EN)可將資料解串列化賦能。解調變後該TRACK_RX信號顯示經歷抖動。解調變後可看出來自該等ADC之資料輸出(D_after_ADC)。該追蹤脈衝回復電路將從該所需之眼窗執行資料回復且之後以該系統時鐘來同步該資料匯流排。可看出該DQS_RX旗標信號產生來作為資料字元D_RX並準備由該接收器控制器來讀取。
圖3繪示一根據本發明之串列化與解串列化的追蹤方法之示範實施例。從步驟110開始，一追蹤脈衝啟動信號用來啟動追蹤脈衝的產生以及儲存112一數位資料字元至緩衝器以供調變與發送。該等追蹤脈衝與數位資料字元受串列化與調變114為一多頻類比輸出以便，諸如於另一晶片上由一解串列化器接收。該解串列化器中，該多頻類比信號轉換116回一數位資料字元，而該追蹤脈衝亦回復118。同步信號用以響應該回復的追蹤脈衝而產生以便收集120該數位資料字元供輸出。應注意同步信號用以響應該追蹤脈衝而產生以：(1)將該數位輸出從該等ADC觸發至該等緩衝器，(2)將數位資料閂鎖至該等緩衝器；以及(3)發出信號一數位資料字元已準備好。
從上述討論中，應體認本發明可以各種不同方式來具體化，其包括下列項目：
1.一種用於將晶片對晶片通訊串列化與解串列化之裝置，包含有：一組配來將數位資料位元串列化與調 變之串列化器，該串列化器具有一追蹤脈衝產生器與資料緩衝器，其數位資料位元輸出由多個調變器來調變為組配來於至一晶片外解串列化器之一I/O通道上通訊的多個類比頻率信號；以及一具有多個解調變器之解串列化器，該等解調變器組配來於該I/O通道上接收該等多個類比頻率信號，以及將該等信號解調變以便由一追蹤脈衝回復電路與資料緩衝器來接收；其中該追蹤脈衝回復電路產生同步信號以便從該等解調變器觸發輸出至該等接收器資料緩衝器、將資料閂鎖至該等接收器資料緩衝器、以及發出信號數位資料位元可從該等接收器資料緩衝器讀取。
2.如先前實施例之任一項的裝置，其中該調變器與該解調變器使用正交調幅(QAM)來操作。
3.如先前實施例之任一項的裝置，其中該調變器與該解調變器使用從由QAM8、QAM16、QAM32、QAM64、QAM128或QAM256組成之QAM順序的群組選擇之正交調幅(QAM)來操作。
4.如先前實施例之任一項的裝置，其中該正交調幅(QAM)於其載波頻率時將兩個類比訊息信號編碼為載波。
5.如先前實施例之任一項的裝置，其中該等數位資料位元包含至少8個位元。
6.一種用於將晶片對晶片通訊串列化與解串列化之裝置，包含有：一組配來產生追蹤脈衝之追蹤脈衝產生器，其位於組配來將數位資料之字元串列化為多個類比 頻率信號以便傳達至一晶片外解串列化器的一串列化器中；多個組配來接收數位資料位元之發送器資料緩衝器；其中該等多個發送器資料緩衝器用以響應亦於該追蹤脈衝產生器中接收之一同步信號的接收而加載資料位元；多個調變器電路，每一調變器電路於一不同的調變頻率時操作；該等調變器電路組配來將來自該等多個發送器資料緩衝器之該等追蹤脈衝與輸出轉換為於多個頻率調變為載波信號之一類比信號以便發送至一解串列化器；於一解串列化器中之多個解調變器電路，其組配來將來自從一串列化器接收之多個類比頻率信號的資料解調變與解串列化並輸出數位信號；其中每一解調變器電路於一不同的調變頻率時操作；而其中該等解調變器電路組配來將於多個頻率調變為載波信號之類比信號轉換為數位資料之字元；一追蹤脈衝回復電路，其組配來回復來自該發送器之追蹤脈衝並產生多個同步信號；以及多個接收器資料緩衝器，其組配來從該解調變電路接收數位信號位元；其中來自該等每一解調變器之數位資料的輸出用以響應來自該追蹤脈衝回復電路之一第一同步信號而觸發；其中來自該等每一解調變器之該等數位資料用以響應來自該追蹤脈衝回復電路之一第二同步信號的接收而閂鎖至該等多個接收器資料緩衝器的每一個；而其中該等數位資料用以響應來自該追蹤脈衝回復電路之一第三同步信號而從該等資料緩衝器讀取。
7.如先前實施例之任一項的裝置，其中該調變器與該解調變器使用正交調幅(QAM)。
8.如先前實施例之任一項的裝置，其中該QAM從由QAM8、QAM16、QAM32、QAM64、QAM128或QAM256組成之QAM順序的群組來選擇。
9.如先前實施例之任一項的裝置，其中該正交調幅(QAM)於每一輸出頻率時將兩個類比訊息信號編碼為載波。
10.如先前實施例之任一項的裝置，其中該等數位資料位元包含至少8個位元。
11.一種用於將晶片對晶片通訊串列化與解串列化之方法，包含下列步驟：於一第一裝置晶片之一串列化器中產生追蹤脈衝；儲存一數位資料字元以便從該第一裝置晶片傳輸；將該等追蹤脈衝與該數位資料字元串列化以及將其調變為多頻類比信號以便傳輸至一第二晶片中之一解串列化器；將於一第二裝置晶片接收之多頻類比信號解調變；執行從該第一裝置晶片接收之追蹤脈衝的回復；以及用以響應有關該追蹤脈衝回復之計時的同步信號而控制該數位資料字元之收集進入輸出緩衝器。
12.如先前實施例之任一項的方法，其中該儲存一數位資料字元以便傳輸是以多個發送器資料緩衝器來執行，而該等多個發送器資料緩衝器用以響應亦於產生該等追蹤脈衝之一追蹤脈衝產生器中接收的一同步信號接收而加載資料位元。
13.如先前實施例之任一項的方法，其中該串列化與調變為多頻類比信號是由多個調變器電路來執行，每 一調變器電路於一不同的調變頻率操作。
14.如先前實施例之任一項的方法，其中該每一調變器電路包含耦合至調變混合器之數位類比轉換器(DAC)。
15.如先前實施例之任一項的方法，其中該調變與解調變係用以響應一正交調幅(QAM)技術來執行。
16.如先前實施例之任一項的方法，其中該正交調幅(QAM)於每一輸出頻率時將兩個類比訊息信號編碼為載波。
17.如先前實施例之任一項的方法，其中該正交調幅(QAM)從由QAM8、QAM16、QAM32、QAM64、QAM128或QAM256組成之QAM順序的群組來選擇。
18.如先前實施例之任一項的方法，其中來自多頻類比信號之解串列化與解調變是由多個解調變器電路來執行，每一解調變器電路於一不同的調變頻率操作。
19.如先前實施例之任一項的方法，其中該每一解調變器電路包含耦合至解調變混合器之類比數位轉換器(ADC)。
20.如先前實施例之任一項的方法，其中有關該追蹤脈衝回復之計時的同步信號包含：一將數位資料的解調變器輸出觸發至資料緩衝器之第一同步信號；一將該數位資料閂鎖至該資料緩衝器上之第二同步信號；以及一指出該閂鎖數位資料可從該等緩衝器讀取之第三同步信號。
雖然上述說明包含許多細節，但其不應解釋為限 制本發明之範疇而僅作為提供本發明之某些目前較佳實施例的舉例解說。因此，應體認本發明之範疇可完全包含對業界熟於此技者而言顯而易見的其他實施例，而本發明之範疇因此僅由該等後附請求項來加以限制，其中以單數參照一元件並不意欲表示“一個且僅有一個”，除非明確地陳述，否則是“一個或更多”。業界熟於此技者熟知的上述較佳實施例之元件的所有結構上與功能上等效元件可明確地併入本文以供參考，並意欲由該等請求項所包含。此外，對一裝置或方法不需要陳述尋求本發明解決之個別與每一問題，因為其由該等請求項所包含。再者，不論該等元件、構件、或方法步驟是否於該等請求項中明確敘述，本揭示內容中之元件、構件、或方法步驟皆不意欲專屬於大眾。在35 U.S.C 112第六段規範下，本文中請求的元件皆不需解釋，除非該元件使用該片語“用以...裝置”來明確地敘述。
本文所述之所有元件、部分以及步驟較佳皆可包括。很明顯地對業界熟於此技者而言，應了解該等任一元件、部分及步驟可以其他元件、部分以及步驟來替換或者一起刪除。
如一結論彙總，本文揭示至少一種串列化器與解串列化器電路，其具有特別適合用於從一積體電路(晶片)傳達數位資料至另一積體電路來執行晶片對晶片通訊之追蹤電路。該等電路可擴充並使用一多頻調變機構(例如，QAM)來於多個頻率將數位資料位元轉換為一串列類比串 流以便在一晶片I/O連接上通訊。該發送器側產生之追蹤脈衝可透過與該資料相同的路徑來串列化、並透過該解串列化器中之相同路徑來解調變以提供與該資料同步，而不需複雜的基頻處理。
110、112、114、116、118、120‧‧‧步驟

Claims (20)

  1. 一種用於將晶片對晶片通訊串列化與解串列化之裝置，包含有：一組配來將數位資料位元串列化與調變之串列化器，該串列化器具有一追蹤脈衝產生器與資料緩衝器，其數位資料位元輸出由多個調變器來調變為組配來於至一晶片外解串列化器之一I/O通道上通訊的多個類比頻率信號；以及一具有多個解調變器之解串列化器，該等解調變器組配來於該I/O通道上接收該等多個類比頻率信號，以及將該等信號解調變以便由一追蹤脈衝回復電路與資料緩衝器來接收；其中該追蹤脈衝回復電路產生同步信號以便從該等解調變器觸發輸出至該等接收器資料緩衝器、將資料閂鎖至該等接收器資料緩衝器、以及發出信號數位資料位元可從該等接收器資料緩衝器讀取。
  2. 如請求項1所述之裝置，其中該調變器與該解調變器使用正交調幅(QAM)來操作。
  3. 如請求項1所述之裝置，其中該調變器與該解調變器使用從由QAM8、QAM16、QAM32、QAM64、QAM128或QAM256組成之QAM順序的群組選擇之正交調幅(QAM)來操作。
  4. 如請求項1所述之裝置，其中該正交調幅(QAM)於其載 波頻率時將兩個類比訊息信號編碼為載波。
  5. 如請求項1所述之裝置，其中該等數位資料位元包含至少8個位元。
  6. 一種用於將晶片對晶片通訊串列化與解串列化之裝置，包含有：一組配來產生追蹤脈衝之追蹤脈衝產生器，其位於組配來將數位資料之字元串列化為多個類比頻率信號以便傳達至一晶片外解串列化器的一串列化器中；多個組配來接收數位資料位元之發送器資料緩衝器；其中該等多個發送器資料緩衝器用以響應亦於該追蹤脈衝產生器中接收之一同步信號的接收而加載資料位元；多個調變器電路，每一調變器電路於一不同的調變頻率時操作；該等調變器電路組配來將來自該等多個發送器資料緩衝器之該等追蹤脈衝與輸出轉換為於多個頻率調變為載波信號之一類比信號以便發送至一解串列化器；於一解串列化器中之多個解調變器電路，其組配來將來自從一串列化器接收之多個類比頻率信號的資料解調變與解串列化並輸出數位信號；其中每一解調變器電路於一不同的調變頻率時操作；而其中該等解調變器電路組配來將於多個頻率調變 為載波信號之類比信號轉換為數位資料之字元；一追蹤脈衝回復電路，其組配來回復來自該發送器之追蹤脈衝並產生多個同步信號；以及多個接收器資料緩衝器，其組配來從該解調變電路接收數位信號位元；其中來自該等每一解調變器之數位資料的輸出用以響應來自該追蹤脈衝回復電路之一第一同步信號而觸發；其中來自該等每一解調變器之該等數位資料用以響應來自該追蹤脈衝回復電路之一第二同步信號的接收而閂鎖至該等多個接收器資料緩衝器的每一個；而其中該等數位資料用以響應來自該追蹤脈衝回復電路之一第三同步信號而從該等資料緩衝器讀取。
  7. 如請求項6所述之裝置，其中該調變器與該解調變器使用正交調幅(QAM)。
  8. 如請求項7所述之裝置，其中該QAM從由QAM8、QAM16、QAM32、QAM64、QAM128或QAM256組成之QAM順序的群組來選擇。
  9. 如請求項6所述之裝置，其中該正交調幅(QAM)於每一輸出頻率時將兩個類比訊息信號編碼為載波。
  10. 如請求項6所述之裝置，其中該等數位資料位元包含至少8個位元。
  11. 一種用於將晶片對晶片通訊串列化與解串列化之方法，包含下列步驟： 於一第一裝置晶片之一串列化器中產生追蹤脈衝；儲存一數位資料字元以便從該第一裝置晶片傳輸；將該等追蹤脈衝與該數位資料字元串列化以及將其調變為多頻類比信號以便傳輸至一第二晶片中之一解串列化器；將於一第二裝置晶片接收之多頻類比信號解調變；執行從該第一裝置晶片接收之追蹤脈衝的回復；以及用以響應有關該追蹤脈衝回復之計時的同步信號而控制該數位資料字元之收集進入輸出緩衝器。
  12. 如請求項11所述之方法，其中該儲存一數位資料字元以便傳輸是以多個發送器資料緩衝器來執行，而該等多個發送器資料緩衝器用以響應亦於產生該等追蹤脈衝之一追蹤脈衝產生器中接收的一同步信號接收而加載資料位元。
  13. 如請求項11所述之方法，其中該串列化與調變為多頻類比信號是由多個調變器電路來執行，每一調變器電路於一不同的調變頻率操作。
  14. 如請求項13所述之方法，其中該每一調變器電路包含耦合至調變混合器之數位類比轉換器(DAC)。
  15. 如請求項11所述之方法，其中該調變與解調變係用以響應一正交調幅(QAM)技術來執行。
  16. 如請求項15所述之方法，其中該正交調幅(QAM)於每一輸出頻率時將兩個類比訊息信號編碼為載波。
  17. 如請求項15所述之方法，其中該正交調幅(QAM)從由QAM8、QAM16、QAM32、QAM64、QAM128或QAM256組成之QAM順序的群組來選擇。
  18. 如請求項11所述之方法，其中來自多頻類比信號之解串列化與解調變是由多個解調變器電路來執行，每一解調變器電路於一不同的調變頻率操作。
  19. 如請求項18所述之方法，其中該每一解調變器電路包含耦合至解調變混合器之類比數位轉換器(ADC)。
  20. 如請求項11所述之方法，其中有關該追蹤脈衝回復之計時的同步信號包含：一將數位資料的解調變器輸出觸發至資料緩衝器之第一同步信號；一將該數位資料閂鎖至該資料緩衝器上之第二同步信號；以及一指出該閂鎖數位資料可從該等緩衝器讀取之第三同步信號。
TW102139524A 2012-11-06 2013-10-31 用於多頻帶串列化器解串列化器輸入／輸出電路之追蹤方案 TWI584129B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201261723284P 2012-11-06 2012-11-06

Publications (2)

Publication Number Publication Date
TW201443655A true TW201443655A (zh) 2014-11-16
TWI584129B TWI584129B (zh) 2017-05-21

Family

ID=50685070

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102139524A TWI584129B (zh) 2012-11-06 2013-10-31 用於多頻帶串列化器解串列化器輸入／輸出電路之追蹤方案

Country Status (5)

Country Link
US (1) US9426016B2 (zh)
EP (1) EP2917841B1 (zh)
CN (1) CN104854569B (zh)
TW (1) TWI584129B (zh)
WO (1) WO2014074301A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10614027B2 (en) 2015-05-18 2020-04-07 Tsvlink Corp. Serial bus with embedded side band communication
US11509400B2 (en) * 2019-11-15 2022-11-22 AuthenX Inc. Image transmission system and image transmission method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2192752A5 (zh) * 1972-07-10 1974-02-08 Ibm France
JPS6455942A (en) 1987-08-27 1989-03-02 Fujitsu Ltd Multi-value quadrature amplitude modulation demodulation system
EP1371200B1 (en) * 2001-03-01 2011-10-12 Broadcom Corporation Compensation of distortion due to channel and to receiver, in a parallel transmission system
US7561855B2 (en) * 2002-06-25 2009-07-14 Finisar Corporation Transceiver module and integrated circuit with clock and data recovery clock diplexing
EP1702445B1 (en) * 2004-01-06 2007-05-16 International Business Machines Corporation Modulation and demodulation of ofdm signals
US8731007B2 (en) * 2005-12-30 2014-05-20 Remec Broadband Wireless, Llc Digital microwave radio link with a variety of ports
US7688237B2 (en) * 2006-12-21 2010-03-30 Broadcom Corporation Apparatus and method for analog-to-digital converter calibration
ES2326152B1 (es) * 2006-12-29 2010-06-29 Universitat Politecnica De Catalunya (Upc) Receptor homodino para comunicaciones opticas con procesado a posteriori.
US8582705B2 (en) * 2007-12-10 2013-11-12 Ciena Corporation Serializer-deserializer circuit with multi-format and multi-data rate capability
WO2009085417A2 (en) * 2007-12-19 2009-07-09 Rambus Inc. Multi-band, multi-drop chip to chip signaling
KR100961819B1 (ko) * 2008-01-04 2010-06-08 한국과학기술원 광 ｏｆｄｍ 통신을 위한 전광 이산/역 이산 퓨리에 변환장치 및 그 방법과 이를 포함한 송수신장치
US8107814B2 (en) * 2008-07-25 2012-01-31 Cisco Technology, Inc. Transporting upstream data in a passive optical network
CN102201810A (zh) * 2010-03-23 2011-09-28 奇景光电股份有限公司 控制时钟恢复的装置及其方法
CN201904844U (zh) * 2010-12-08 2011-07-20 南开大学 一种数字音视频信号串行解串器
US9374166B2 (en) * 2012-02-13 2016-06-21 Ciena Corporation High speed optical communication systems and methods with flexible bandwidth adaptation

Also Published As

Publication number Publication date
TWI584129B (zh) 2017-05-21
EP2917841B1 (en) 2019-04-10
CN104854569B (zh) 2018-01-05
CN104854569A (zh) 2015-08-19
US20150312083A1 (en) 2015-10-29
EP2917841A4 (en) 2016-07-13
US9426016B2 (en) 2016-08-23
EP2917841A1 (en) 2015-09-16
WO2014074301A1 (en) 2014-05-15

Similar Documents

Publication Publication Date Title
US9577815B1 (en) Clock data alignment system for vector signaling code communications link
EP1388975B1 (en) System and method for data transition control in a multirate communication system
Kim et al. An 800 Mbps multi-channel CMOS serial link with 3/spl times/oversampling
WO2020124566A1 (zh) 一种跨时钟域处理电路
EP3114792B1 (en) Clock recovery circuit for multiple wire data signals
CN102710240B (zh) 信号处理装置、方法、serdes和处理器
JP6826545B2 (ja) シリアルデータストリームを処理するための装置
US10419204B2 (en) Serializer-deserializer with frequency doubler
US9491028B2 (en) Phase synchronization of modulation or demodulation for QAM-based multiband TSV-link
TWI584129B (zh) 用於多頻帶串列化器解串列化器輸入／輸出電路之追蹤方案
US9712368B2 (en) Differential current mode low latency modulation and demodulation for chip-to-chip connection
US7283011B2 (en) Method for performing dual phase pulse modulation
US11792057B2 (en) Phase modulated data link for low-swing wireline applications
US7440511B2 (en) Transmit filter
US6922160B1 (en) Scalable bus system and method for communicating digital data using analog modulation and demodulation
WO2022193328A1 (zh) 串行/解串行电路、串行数据接收方法和芯片
Yang et al. A 0.18-/spl mu/m CMOS 1-Gb/s serial link transceiver by using PWM and PAM techniques
US11962301B2 (en) Ring oscillator using multi-phase signal reassembly
Smith et al. Differential edge-modulated signaling with encoded clock and dynamic data rate scaling
Kim et al. A 4.8-Gb/s mixed-mode CMOS QPSK demodulator for 60-GHz wireless personal area networks
Hui et al. A novel high-speed NLA-16SQAM modulation module