TW201440460A - 具有寬鬆決策回授等化器（ｄｆｅ）時序限制的電力及面積效率接收器之等化架構 - Google Patents

具有寬鬆決策回授等化器（ｄｆｅ）時序限制的電力及面積效率接收器之等化架構 Download PDF

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Abstract

一種示範接收器等化器包括耦接至一求和器的一第一決策回授等化器(decision feedback equalizer，DFE)取樣器，該第一DFE可鎖存該求和器之等化輸出。第一分支包括耦接至該第一DFE取樣器的一第二DFE取樣器，該第二DFE可鎖存該第一DFE取樣器之輸出。該第一分支包括耦接至該第二DFE取樣器的一第三DFE取樣器，該第三DFE可鎖存該第二DFE取樣器之輸出。該求和器耦接至該第一分支之該等第一、第二和第三DFE取樣器，該求和器可積累該等DFE取樣器之輸出、接收信號、及來自一或多個其他分支的等化輸出，其中，此積累行為發生在複數個單位區間(UI)期間。

Description

具有寬鬆決策回授等化器(DFE)時序限制的電力及面積效率接收器之 等化架構 發明領域
本發明之實施例大體上係有關用於接收資料的方法和設備。更特定言之，本發明之實施例係關於在具有寬鬆決策回授等化器(DFE)時序限制之一電力及面積效率接收器等化器處接收資料及判定接收資料之值。
發明背景
在串列資料通訊中，藉以傳輸資訊的通道(例如，晶片至晶片或底板互連)會對頻寬容量、或資訊可通過此通道的速率加上限制。對可達成頻寬的一個重要限制被稱為符號間干擾(inter-symbol interference，ISI)，其在信號的表示資訊之一個位元之一部分干擾該信號的表示資訊之一不同位元之一不同部分時發生。
為了克服在高資料速率下頻寬受限的晶片至晶片及底板互連，習知高速收發器係實施由在接收器(RX)側上的決策回授等化器(DFE)以及在傳輸器(TX)側上的前授 等化(Feed Forward Equalization，FFE)所形成的組合。雖然RX DFE具有諸如不放大雜訊之優點，但其對於回授路徑具有為一個單位區間(UI)之極嚴格時序限制。給定當前收發器資料速率，一個UI可小至極難以滿足之35.7皮秒(ps)，即使對最先進的製造程序而言亦然。
舉例而言，圖1A說明四分之一速率等化器100的一種習知架構，其包含DFE取樣器031~034，用以基於由主分接頭011~014及DFE分接頭021~024所執行的電流積累來取樣/判定傳入信號之值。DFE分接頭021至024受限於自取樣器輸入變得可用時起在一個UI內積累來自各種DFE取樣器031至034之信號之電流。
有幾種技術已被業界採用來減輕此種時序限制。舉例而言，諸如半速率或四分之一速率架構之時間交錯技術可放鬆第二DFE分接頭及後續者之DFE時序限制，但DFE第一分接頭時序限制保持為一個UI。雖然迴路展開可自該一個UI時序限制消除類比穩定時間，但迴路展開添加招致額外硬體資源，且亦導致較多電力耗散。
近來的收發器設計係在TX側中使用FFE，以等化部分通道損失。在TX側放置FFE具有若干不足。第一顯著影響係關於對TX側上之所傳輸信號之幅度之限制。對幅度之此限制暗示，當使用等化時，自TX發送至遠端接收器(RX)之總能量減小。
習知架構係實施在RX與TX之間的背後通道(back-channel)通訊，以作為一種在RX請求之後調整TX FFE 係數的方式。背後通道通訊耗費額外硬體。另外，考慮到背後通道之長回授潛時以及遠端TX之有限解析度，尋找FFE及DFE之最佳組合解決方案可為困難的。此外，在通道衰減及反射之後，TX FFE變得不如在遠端RX中直接應用FFE有效。考慮到此等及其他缺點，將FFE置於RX側變得更普遍。
前標ISI對接收器效能的影響對於操作於10Gbps以上地互連而言是很重大的。鏈路速度愈高，前標ISI對所恢復眼圖之潛在影響愈高。眼圖係藉由疊加「0」及「1」的脈衝之串流而產生。理想地，眼圖具有矩形形狀，因為「0」及「1」脈衝具有完美邊緣(亦即，零上升及下降時間)。歸因於ISI，所接收脈衝變得不完美，且所得圖看上去更像「眼」。隨著ISI增加，眼圖看上去愈來愈像閉上/眯起之眼。具有閉合眼特性之接收信號在驅動FFE濾波器方面有效性較低，從而導致幾乎無益處之等化器。
不同於僅可等化脈衝回應之後標(post cursor)的DFE，FFE亦能等化前標(pre cursor)。RX FFE之習知架構需要類比元件(諸如，電感器及電容器)以便在分接頭之間產生一個UI之距離。此等類比元件通常佔用大面積且難以整合至系統單晶片(SOC)中。此外，在極高速度下，插入損耗係顯著的，從而即使在連續時間線性等化器(Continuous Time Linear Equalizer,CTLE)已應用於輸入信號之後，仍導致接收器襯墊處之閉合眼圖。
最近，一些等化器係藉由將保持於SNH的輸入信 號直接前授至電流積累邏輯來實施FFE濾波器。此等習知架構在高資料速率下亦導致接收器處之閉合眼，因為插入損耗在高速度下顯著。舉例而言，圖1B之四分之一速率等化器101由用於積累取樣與保持(sample and hold，SNH)121至124之輸出之電流的前/後標分接頭131至134組成。如本文中所使用，電流積累係指將電流求和/添加到電容性負載上之程序。如所說明，SNH 121至124輸出係基於SNH 101至104之未等化輸出。因此，前/後標分接頭131至134之效能降低，因為該等分接頭基於未等化信號來積累，從而在高資料速率下導致接收器處之閉合眼。
依據本發明之一實施例，係特地提出一種包含用於等化接收信號的多個分支的接收器等化器，其中一第一分支包含：耦接至一求和器的一第一決策回授等化器(DFE)取樣器，該第一DFE可鎖存該求和器之等化輸出；耦接至該第一DFE取樣器的一第二DFE取樣器，該第二DFE可鎖存該第一DFE取樣器之輸出；耦接至該第二DFE取樣器的一第三DFE取樣器，該第三DFE可鎖存該第二DFE取樣器之輸出；以及耦接至該第一分支之該等第一、第二和第三DFE取樣器的該求和器，該求和器可積累該等DFE取樣器之輸出、該接收信號、及來自一或多個其他分支的等化輸出，其中，此積累行為發生在複數個單位區間(UI)期間。
100、101‧‧‧四分之一速率等化器
011、012、013、014、501、511、521、531‧‧‧主分接頭
021、022、023、024、505、506、507、515、516、517、525、526、527、535、536、537‧‧‧DFE分接頭
031、032、033、034、301、302、303、304、305、306、307、308、309、310、311、312‧‧‧DFE取樣器
101、102、103、104、121、122、123、124‧‧‧取樣與保持(SNH)邏輯
131、132、133、134‧‧‧前/後標分接頭
200‧‧‧高速通訊系統
205‧‧‧傳輸器
210‧‧‧接收器
215‧‧‧等化器
220、221、Vin_p、Vin_n、Vin_p/n、out_0、out_90、out_180、out_270‧‧‧信號
snhclk0/90/180/270_p/n、 snhclk0_p、snhclk0_n、snhclk90_p、snhclk90_n、snhclk180_p、snhclk180_n、snhclk270_p、snhclk270_n、snhclk0/90/180/270_p、shnclk180_p‧‧‧輸入時脈
sampler_clk0_p、sampler_clk0_n、sampler_clk90_p、sampler_clk90_n、sampler_clk180_p、sampler_clk180_n、sampler_clk270_p、sampler_clk270_n‧‧‧時脈
320、321、322、323‧‧‧求和器
C1、C2、C3、C4、C5、C6、C7、C8‧‧‧負載電容
out_p0、out_n0、out_p/n0、out_p/n90、out_p/n180、out_p/n270‧‧‧輸出信號
D-4、D-8、D-12‧‧‧輸出節點
out_p/n180、out_p/n270‧‧‧信號
502、512、522、532‧‧‧前標分接頭
503、513、523、533‧‧‧後標1分接頭
504、514、524、534‧‧‧後標2分接頭
605、606‧‧‧取樣與保持(SNH)
D-1p/n、D-2p/n、D-3p/n、D-4p/n、D-5p/n、D-6p/n、D-7p/n、 D-8p/n、D-9p/n、D-10p/n、D-11p/n、D-12p/n‧‧‧DFE取樣信號
Q1、Q2、Q3、Q4‧‧‧電晶體1100‧‧‧方法
1105、1110、1115、1120‧‧‧區塊
本發明之實施例係以範例(而非限制)方式而例 示於隨附圖式之圖中，於隨附圖式中，相似參考號碼指示出類似元件。
圖1A為例示出一等化器之習知架構的方塊圖。
圖1B為例示出具有RX側FFE的一等化器之習知架構的方塊圖。
圖2為例示出一通訊系統之一實施例的方塊圖。
圖3A~3D為例示出一等化器之一實施例的方塊圖。
圖4為例示出時脈間之時序關係之一實施例的時序圖。
圖5為例示出一等化器之一實施例的方塊圖。
圖6A~6G為例示出分支0之一實施例的方塊圖。
圖7A~7G為例示出分支1之一實施例的方塊圖。
圖8A~8G為例示出分支2之一實施例的方塊圖。
圖9A~9G為例示出分支3之一實施例的方塊圖。
圖10為根據一個實施例而例示出時脈間之時序關係的時序圖。
圖11為例示出用於判定所接收資料信號之值的一示範方法的流程圖。
較佳實施例之詳細說明
根據本發明之一實施例，係有一輸入信號被一接收器接收。為了恢復該信號，亦即，補償通道損害，該信號由一等化器來處理。在一個實施例中，該等化器包括 四(4)個分支。該四個分支使該等化器能夠以時間交錯方式處理該信號，因此，允許該等化器以資料速率之四分之一進行操作。每一分支包括用於將對應於輸入信號之電流積累到負載電容上之一電流積累求和器(求和器)。為了最佳化且改良該等化器之效能，向各種FFE分接頭饋送已充分等化之信號，該信號使FFE分接頭以極類似於DFE分接頭之方式工作，從而導致更準確積累，且因此對該傳入信號係「0」抑或「1」進行更準確判定。在一個實施例中，後標分接頭1、後標分接頭2及前標分接頭1係藉由FFE實施，從而消除習知DFE實施中的一個UI之時序限制。該等分支之計時結構經設計以使得DFE分接頭3及後續分接頭之DFE時序限制被放寬至至少兩個UI。
於本說明書全文中，係基於電流積累求和器之習知的四分之一速率而描述接收器等化器架構。然而，應瞭解，本發明之等化器不限於此，且本文中所描述之技術可同等地適用於其他架構，例如，16分之一、8分之一、半速率、全速率等
於本說明書全文中係有對圖式中之圖進行指涉，在這些圖中，相似數字表示相同或類似的元件。本說明書之諸圖及描述參考只有極性不同之數個信號對。極性係藉由「p」或「n」識別符來識別。舉例而言，除Vin_p具有正極性而Vin_n具有負極性外，Vin_p係與Vin_n相同之信號。有時，本描述及諸圖可參考不具有添加的識別符之此等信號。在此等例子中，將理解，參考係共同地關於兩 個極性。因此，例如，對Vin之參考將意味參考Vin_p及Vin_n兩者。
圖2為例示出一高速通訊系統200之一實施例的方塊圖。系統200包括用於經由一通訊通道來傳輸差分編碼之信號Vin_p 220及Vin_n 221(該等信號可共同稱為Vin)之傳輸器205。系統200進一步包括用於自傳輸器205接收Vin之接收器210。接收器210包括等化器215。在一個實施例中，等化器215包括時間交錯傳入Vin信號之處理的四個分支(說明為分支0、90、180及270)。替代地，等化器215可包括多於或少於四個的分支。如本文中所使用，時間交錯係指該等分支中之每一者處理一個位元(例如，判定傳入Vin信號之值)，而其他分支在後續區間期間處理由Vin表示的後續位元。以實例說明，四個位元之串流可由以次序{1,0,1,1}到達接收器210之Vin來表示。視時脈之當前相位而定，等化器215之分支0可處理第一位元(「1」)，分支90處理第二位元(「0」)，分支180處理第三位元(「1」)，且分支270處理第四位元(「1」)。藉由時間交錯，等化器215能夠以低於資料速率之時脈頻率(例如，當接收器包括四個分支時，資料速率之四分之一)來處理該等傳入信號。
圖3A~3D例示出等化器215的一個實施例。圖3A說明等化器215之分支0，其具有接收輸入時脈snhclk0_p、snhclk0_n、snhclk90_p、snhclk90_n、snhclk180_p、snhclk180_n、snhclk270_p及snhclk270_n(共同說明為「snhclk0/90/180/270_p/n」)之電流積累求和器 320。分支0進一步包括藉由sampler_clk0_p計時之DFE取樣器304，及均藉由sampler_clk0_n計時之DFE取樣器308及312。在一個實施例中，該等時脈相對於彼此具有如圖4中所說明之頻率及工作循環。舉例而言，snhclk90_p在snhclk0_p下降時上升；shnclk180_p在snhclk90_p下降時上升；snhclk270_p在snhclk180_p下降時上升；且snhclk0_p在snhclk270_p下降時上升。亦應注意，snhclk0_n、snhclk90_n、snhclk180_n及snhclk270_n具有類似時序關係，只不過該等時脈具有分別與snhclk0_p、snhclk90_p、snhclk180_p及snhclk270_p相反之極性。亦應進一步注意，sampler_clk0_p、sampler_clk90_p、sampler_clk180_p及sampler_clk270_p分別具有與時脈snhclk0_p、snhclk90_p、snhclk180_p及snhclk270_p相同之頻率；此等時脈之間的差別在於時脈之工作循環(例如，「snhclk」時脈具有25%之工作循環，而「sampler_clk」時脈具有50%之工作循環)。另外，應注意，sampler_clk0_n、sampler_clk90_n、sampler_clk180_n及sampler_clk270_n具有與sampler_clk0_p、sampler_clk90_p、sampler_clk180_p及sampler_clk270_p相同之頻率，只不過該等時脈具有相反極性。舉例而言，sampler_clk0_p具有與sampler_clk0_n相反之極性。貫穿本描述，參考「UI」(兩個鄰近傳入位元之間的單位區間)。在一個實施例中，UI係當「snhclk」時脈中之一者(例如，snhclk0_p、snhclk90_p等)為高時的時間週期。
在一個實施例中，求和器320包括(如於圖5中所示出的)數個電流積累分接頭，用以將對應於Vin_p及Vin_n的電流分別積累至負載電容C1及C2上。舉例而言，當接收「1」時，負載電容C1將在積累週期中之每一者期間充電至比負載電容C2中之電壓高的電壓。另一方面，若接收輸入「0」，則負載電容C2將在積累週期中之每一者期間充電至比負載電容C1中之電壓高的電壓。在一個實施例中，輸入信號Vin_p/n已由一連續時間線性等化器(CTLE)(圖3A中未展示)等化。求和器320積累對應於已由另一分支FFE及/或DFE等化之信號(例如，分支90之out_p/n90、分支180之out_p/n180及分支270之out_p/n270)之電流。
如於圖3A中所例示的，求和器320包括分別通訊式耦接至負載電容C1和C2的差分輸出節點out_p0和out_n0。此等差分節點out_p/n0在該等差分節點由另一分支使用時已由求和器320充分等化。如本文中所使用，「充分等化」係指求和器內之所有分接頭已完成其電流積累程序。輸出節點out_p/n0係由DFE取樣器304接收，該取樣器基於等化信號out_p0及out_n0之電壓之間的差來進行Vin係「0」抑或「1」之判定。舉例而言，若out_p0與out_n0之間的差為正，則DFE取樣器304判定傳入信號為「1」，且將「1」驅動至其輸出節點D-4。另一方面，若差導致負值，則DFE取樣器304判定傳入信號為「0」，且將「0」驅動至其輸出節點D-4。分支0進一步包括DFE取樣器308，該取樣器基於接收之D-4值而驅動其輸出D-8。在一個實施例 中，分支0亦包括DFE取樣器312，該取樣器用於基於接收之D-8信號而驅動其輸出節點D-12。根據一個實施例，DFE取樣器304可實施為感測放大器正反器(Sense-Amplifier Flip-Flop，SAFF)，308及312可實施為習知正反器，該等取樣器分別由sampler_clk0_p、sampler_clk0_n及sampler_clk0_n來計時。舉例而言，DFE取樣器304可由sampler_clk0_p來計時，且DFE取樣器308及312可由sampler_clk0_n來計時。
根據一個實施例，將電流積分(亦即，求和)到負載電容C1和C2上係藉由數個階段完成，每個階段對應於一個UI(即，當輸入時脈snhclk0/90/180/270_p中之一者為高時的一個時段)。習知等化器藉由將取樣與保持(「SNH」)處所保持之輸入信號Vin直接前授至電流積累邏輯來實施FFE濾波器。此等習知架構在高資料速率下導致接收器處之閉合眼，因為插入損耗在高速度下相當顯著。不同於習知等化器，求和器320藉由積累已等化之信號來實施補償ISI之FFE濾波器，從而導致比直接利用來自SNH之信號之架構寬的開眼度。舉例而言，求和器320執行已由分支之各種DFE及FFE分接頭等化之信號之積累。經由下文之論述，將顯而易見在特定UI期間積累哪些經FFE及DFE等化之信號之細節。
圖3B~3D為分別例示出等化器215之分支90、180和270之一實施例的方塊圖。此等三個分支實施類似於本文中關於圖3A所描述之電流積累求和器及DFE取樣器邏 輯的電流積累求和器及DFE取樣器邏輯。將在下文更詳細地描述在哪一階段(亦即，UI)期間啟用哪些分接頭以進行積累之實例。
圖5為例示出等化器215之一實施例的方塊圖，包括求和器320~323的諸多分接頭。舉例而言，求和器320包括主分接頭501、前標分接頭502、後標1分接頭503、後標2分接頭504及各種DFE分接頭505至507。在一個實施例中，每一分接頭包括取樣並保持待積累之信號的取樣與保持(SHN)邏輯(未圖示)。在此實施例中，在積累信號所在之UI之前的一個UI開始對信號取樣。舉例而言，主分接頭501可包括用於在snhclk0_p為高(「1」)之週期期間對Vin_p/n取樣之SNH邏輯，該週期為在snhclk90_p為高的UI之前的一個UI；SNH邏輯接著在snhclk0_p為低時保持取樣信號，該信號係由主分接頭501在snhclk90_p為高的UI期間積累。圖4說明時脈之間的時序關係。
如上所述，對應於一信號的積累電流係發生在幾個(例如四個)階段(UI)期間。每一階段/UI對應於圖5中所說明之分接頭中之一或多者之啟用。根據本發明之一態樣，分接頭係藉由輸入時脈(例如，當時脈為「1」時)啟用。此外，每一分接頭積累不同輸入信號之電流，例如，積累信號可為傳入信號Vin_p/n，或來自另一分支之等化信號(例如，輸出信號out_p/n0、out_p/n90、out_p/n180及/或out_p/n270)，及/或來自該等分支中之一者之DFE取樣信號。如所說明，主分接頭501在snhclk90_p為高的UI期間將 對應於Vin_p/n之電流分別積累至負載電容C1/C2上；前標分接頭502在snhclk270_p為高的UI期間積累對應於out_p/n90(來自等化器90之等化輸出)之電流；後標1分接頭503在snhclk270_p為高的UI期間積累對應於out_p/n270(來自分支270之等化輸出)之電流；後標2分接頭504在snhclk180_p為高的UI期間積累對應於out_p/n180(來自分支180之等化輸出)之電流；DFE分接頭505在snhclk270_p為高的UI期間積累對應於D-1、D-5與D-9(來自分支270)及D-3(來自分支90)之電流；DFE分接頭506在snhclk180_p為高的UI期間積累對應於D-2、D-6與D-10(來自分支180)及D-4(來自分支0)之電流；且DFE分接頭507在snhclk90_p為高的UI期間積累對應於D-7與D-11(來自分支90)及D-8與D-12(來自分支0)之電流。在一個實施例中，DFE分接頭505至507中之每一者對應於四個DFE分接頭，因為每一者負責積累對應於四個輸入DFE取樣信號之電流。
前標分接頭502積累等化信號out_p/n90之電流，這會導致比習知架構(其中，習知前標分接頭典型上會積累對應於來自另一分支的主分接頭之SNH之輸出的電流)更寬的開眼度。舉例而言，習知等化器的前標分接頭(諸如，圖1B的前/後標分接頭131)可積累對應於主分接頭(諸如，圖1B之SNH 102)之SNH輸出之電流。
後標1分接頭503積累對應於等化信號out_p/n27的電流，這會導致比習知架構更寬的開眼度。在習知等化器架構中，後標2分接頭通常積累前標分接頭之SNH輸 出。對於剩餘前標分接頭及後標分接頭，可談到積累等化信號之相同優點。求和器321至323之分接頭使用如本文中關於求和器320所論述之類似方法在UI期間積累信號之電流，如圖5中所說明。
圖6A~6G為例示出如例示於圖5中之求和器320(分支0)的諸多分接頭的方塊圖。舉例而言，圖6A說明主分接頭501之一個實施例。主分接頭501包括在snhclk0_p為高時啟用之電晶體，此導致負載電容器C1及C2重設/放電至接地。在一個實施例中，主分接頭501包括在時脈snhclk0_p為高時追蹤Vin_p/n(亦即，將Vin_p/n分別自Q1/Q2之源極傳遞至汲極)之SNH 605。當snhclk0_p切換至低時，信號Vin_p/n被鎖存在SNH輸出節點(分別為Q3及Q4之閘極)處，且將不受Vin_p/n之進一步轉變影響。SNH 605之輸出判定Q3/Q4之閘極電壓。Q3/Q4之閘極電壓調節對電容C1及C2充電之電流(起差分對作用)之量。舉例而言，若傳入差分Vin為正(亦即，Vin_p>Vin_n)，則流經Q4之汲極(使電容C1充電)之電流大於流經Q3之汲極(使電容C2充電)之電流，從而產生正的差分輸出電壓(亦即，Out_p0-Out_n0>=0)。否則，若Vin為負(亦即，Vin_p<Vin_n)，則流經Q4之汲極(使電容C1充電)之電流小於流經Q3之汲極(使電容C2充電)之電流，從而產生負的差分輸出電壓(亦即，Out_p0-Out_n0<0)。如所說明，主分接頭501在snhclk90_p為高時將對應於Vin_p/n之電流積累至負載電容C1/C2上。
圖6B為例示出前標1分接頭502之一實施例的方塊圖。前標1分接頭502包括在snhclk270_n為高時追蹤等化信號out_p/n90且在snhclk270_n切換至低時鎖存該等等化信號的SNH 606。如所說明，前標分接頭502在snhclk270_p為高時積累由SNH 606鎖存之out_p/n90。
圖6C~6G例示出求和器320之剩餘分接頭的一個實施例。此等分接頭以類似於圖6A至圖6B之描述的方式積累所說明之信號。為簡潔起見，吾人在此處不論述該等信號。然而，值得闡明地，DFE分接頭505至507中之每一者可實施為多個分接頭。舉例而言，雖然圖6E僅說明一個分接頭，但在積累四個DFE取樣信號之實施例中，可實施四個分接頭以積累每一DFE取樣信號。因此，如圖6E中所說明，四個分接頭應分別積累DFE取樣信號D-1p/n、D-3p/n、D-5p/n及D-9p/n。替代地，經積累的DFE取樣信號之數目可不同。舉例而言，在一些實施例中，DFE分接頭505僅積累DFE取樣信號D-1p/n。
圖7A~7G例示出求和器321(分支90)之分接頭的一個實施例，圖8A~8G例示出求和器322(分支180)之分接頭的一個實施例，且圖9A~9G例示出求和器323(分支270)之分接頭的一個實施例。此等分接頭以類似於在上文關於圖6A~6G所描述之分接頭的方式將電流積累至負載電容C3~C8上。然而，關於哪些信號被積累及在哪個UI期間被積累，存在差異。圖4及圖5說明哪些信號由各種分接頭積累，及該等信號係在哪個UI期間被積累。
圖10是一個時序圖，例示出求和器320(分支0)之示範計時。提及「D-x就緒」意味著等化資料D-x已準備好積累。「D-x」係指圖3A至圖3D中所說明的DFE取樣器之各種輸出。「D-x就緒」出現於之列表明D-x來自於之分支。「D-x就緒」出現於之行表明D-x預備好積累之時間。因此，舉例而言，「D-4就緒」出現在列snhclk0_p(第二列)上，此意味D-4係由分支0之DFE取樣器提供。「D-4就緒」出現在行T0中意味D-4在序列中之T0(第一UI)期間預備好積累。在圖10中，「ʃtap」意味各別分接頭經啟用以用於積累。「ʃtap」出現於之列表示提供待積累之等化信號之分支。「ʃtap」出現於之行表示執行積累期間所在之UI。因此，舉例而言，「ʃD-4」出現在列snhclk0上意味分支0提供待由DFE分接頭506積累之信號D-4。「ʃD-4」出現在行T2中之事實意味D-4之積累(由DFE分接頭506進行)在T2(序列中之第三UI)期間發生。為清楚起見，圖10將差分對說明為單端信號。舉例而言，「D-4就緒」意味D-4p及D-4n均就緒。且，「ʃD-4」意味D-4p及D-4n被積累。
如上文所論述，習知等化器具有為一個UI的DFE時序限制，亦即，由資料取樣器所取樣的信號必須在一個UI週期內被回授至DFE分接頭。取樣信號僅在被積累之前的一個UI時可用。在以高資料速率操作之系統中，此可能並非足夠的積累時間。如圖10中所說明，本文中所描述之實施例之積累時序經設計，以使得對於DFE分接頭3及後續分接頭，取樣信號在求和器之對應分接頭積累該等 取樣信號之前至少兩個UI週期時已就緒(亦即，回授至求和器)。此積累時序將DFE分接頭3及後續分接頭之DFE時序限制減小至至少兩個UI。對於後標1、後標2及前標，將具有完全等化信號之FFE用作為輸入以消除該一個UI時序限制。
在T0(亦即，第一UI)當中，snhclk0_p時脈自低(LOW)上升至高(HIGH)。在snhclk0_p之上升邊緣，分支0取樣器(例如，DFE取樣器304308及312)基於來自先前積累週期之最終積累值來進行關於傳入信號Vin係「1」抑或「0」之決策。舉例而言，DFE取樣器304判定out_0為「0」抑或「1」，且在sampler_clk0_p之上升邊緣將對應值鎖存至D-4上。因此，如圖10中所說明，D-4在T0就緒。在snhclk0_p之下降邊緣，分支0之第二及第三取樣器(例如，DFE取樣器308及312)將對應值分別鎖存至D-8及D-12上。因此，如圖10中所說明，D-8/D-12在T-2就緒。在於sampler_clk0_p之上升邊緣將out_0鎖存至D-4上之後，負載電容C1及C2在第一UI期間由主分接頭501放電至接地，使得該等負載電容為當前的積累回合做好準備。當snhclk0_p時脈為高時，主分接頭501之SNH 605追蹤輸入信號Vin。
在T1(亦即，第二UI)當中，當snhclk0_p切換至低時，SNH 605鎖存Vin，並且由主分接頭501所進行的對對應於輸入信號Vin的電流之積累開始歷時一個UI的持續時間。換言之，主分接頭501開始在snhclk90_p為高的UI(其比snhclk0_p延遲一個UI)期間積累對應於Vin之電 流。此在圖10中表明為「ʃVin」。在snhclk90_p為高的同一UI期間，D-7、D-8、D-11及D-12(分別為DFE取樣器307、308、311及312之輸出)由DFE分接頭507積累。此在圖10中分別表明為「ʃD-7」、「ʃD-8」、「ʃD-11」及「ʃD-12」。
如圖10中所例示的，不同於具有嚴格的一個UI時序限制的習知等化架構，對於DFE分接頭3及後續分接頭的DFE分接頭時序限制為至少兩個UI。舉例而言，D-7在T-1已準備好積累，但其直至兩個UI之後的T1才被積累。因此，圖10說明使DFE分接頭時序限制放鬆至至少兩個UI之計時結構，即使對於極高速度資料速率(諸如，OIF CEI 28Gbps或802.3bj 25Gbps)，該計時結構亦容易滿足。
在T2(第三UI)當中，分支180內的所有分接頭均完成其電流積累程序。分支180之最終值(亦即，out_180)為藉由CTLE、FFE及DFE分接頭521至527完全等化之信號。在一個實施例中，out_180係由後標2分接頭504在第三UI期間(當snhclk180_p為高時)積累。此在圖10中表明為「ʃD-2/後標2」。
在同樣的第三UI當中，DFE取樣信號D-4、D-6和D-10係由DFE分接頭506積累(在圖10中係以「ʃD-4」、「ʃD-6」和「ʃD-10」表示)。再次，此等等化信號已提前至少兩個UI準備好積累。舉例而言，D-4在比其在T2處積累時早兩個UI之T0處就緒。然而，應注意，D-2之積累不具有此寬鬆時序限制。舉例而言，D-2係在T2(D-2被積累之同一UI)準備好積累。在高資料速率下，此時序限制不能 滿足。因此，在一個實施例中，在高資料速率下停用D-2之積累。對於較低資料速率，可啟用D-2積累，因為UI週期大得多。D-2之選擇性積累在圖10中表示為「ʃD-2/後標2」以闡明：在高資料速率下，僅執行後標2分接頭504對out_180之積累，因為信號out_180係D-2之類比等效物。
在T3(第四UI)當中，所有的積累都是在分支270進行。分支270之最終值(亦即，out_270)為由CTLE、FFE及DFE分接頭531至537完全等化之信號。在一個實施例中，out_270係由(分支0之)後標1分接頭503在第四UI期間(當snhclk270_p為高時)積累。此在圖10中表示為「ʃD1/後標1」。
在同樣的第四UI當中，DFE取樣信號D-3、D-5和D-9係由DFE分接頭505積累(在圖10中係以「ʃD-3」、「ʃD-5」和「ʃD-9」表示)。再次，此等等化信號已提前至少兩個UI準備好積累。舉例而言，D-3在比其在T3處積累時早兩個UI之T1就緒。然而，應注意，D-1之積累不具有此寬鬆時序限制。舉例而言，D-1係在T3(D-1被積累之同一UI)準備好積累。在高資料速率下，此時序限制可能不被滿足。因此，在一個實施例中，在高資料速率下停用D-1之積累。對於較低資料速率，可啟用D-1積累，因為UI週期大得多。D-1之選擇性積累在圖10中表示為「ʃD-1/後標1」以闡明：在高資料速率下，僅執行後標1分接頭503對out_270之積累，因為out_270係D-1之類比等效物。
在同樣的第四UI(T3)當中，等化信號out_90係 由前標分接頭502積累(如由「ʃ前標」所標示的)。在T3期間，分支90進行(亦即，對Out_p/n90)之積累尚未完成，因為僅主分接頭511及DFE分接頭517已完成其電流積累程序。前標分接頭512、後標1分接頭513、後標2分接頭514、DFE分接頭515及DFE分接頭516尚未完成其積累。然而，前標分接頭502係分支0中之唯一的不使用完全等化資料(亦即，來自Out_p/n90)之FFE分接頭。Out_0係在T3期間等化且由DFE取樣器304在T4期間鎖存，此標誌另一等化序列之開始。
圖10例示出分支0之計時的一個實施例。分支0之計時不限於關於哪些分接頭在特定UI期間經啟用以用於積累的所說明序列。分支0之計時亦不限於由在每一UI期間啟用之特定分接頭積累的所說明信號。另外，分支0之計時可經擴充而以不同於四個UI之序列操作。
圖11為例示出用於判定所接收資料信號之值的一種方法1100的流程圖。舉例而言，方法1100可由等化器215之分支0(諸如，DFE取樣器304、308、312及求和器320)來執行。在區塊1105，一第一DFE取樣器(例如，DFE取樣器304)鎖存該求和器之一等化輸出(例如，out_p/n0)。在區塊1110，一第二DFE取樣器(例如，DFE取樣器308)鎖存該第一DFE取樣器(例如，DFE取樣器304)之一輸出。在區塊1115，一第三DFE取樣器(例如，DFE取樣器312)鎖存該第二DFE取樣器(例如，DFE取樣器308)之一輸出。在區塊1120，一求和器(例如，求和器320)積累該等DFE取樣器 (例如，DFE取樣器304、308及312)之輸出、接收信號及來自一或多個其他分支之等化輸出(例如，out_p/n90、out_p/n180及out_p/n270)。
於本說明書全文中，係將金氧半導體場效電晶體(MOSFET，通常亦簡稱為MOS)例示為各種邏輯的建置區塊。然而，該等邏輯區塊不限於此。舉例而言，該等邏輯區塊可使用雙極接面電晶體(BJT)或MOS電晶體與BJT電晶體之組合(通常稱為BiCMOS技術)來實施。
一個接收器等化器包括用於等化所接收信號的複數個分支。第一分支包含耦接至一求和器以用於鎖存該求和器之一等化輸出之一第一決策回授等化器(DFE)取樣器。在一個實施例中，等化器之第一分支包括耦接至該第一DFE取樣器以用於鎖存該第一DFE取樣器之一輸出之一第二DFE取樣器。在一個實施例中，該第一分支包括耦接至該第二DFE取樣器以用於鎖存該第二DFE取樣器之一輸出之一第三DFE取樣器。該求和器耦接至該第一分支之該第一、該第二及該第三DFE取樣器以用於積累該等DFE取樣器之輸出、接收信號及來自其他分支之等化輸出。該積累在複數個單位區間(UI)中發生。
該求和器包含用於在一第二UI當中積累所接收信號的一主分接頭。該求和器進一步包含用於在該第二UI期間積累該第一分支之該第二DFE取樣器之該輸出之一第一DFE分接頭。在一個實施例中，該求和器包含用於在該第二UI期間積累該第一分支之該第三DFE取樣器之該輸出 之一第二DFE分接頭。在一個實施例中，該求和器進一步包含用於在該第二UI期間積累一第二分支之一第二DFE取樣器之一輸出之一第三DFE分接頭。在一個實施例中，該求和器進一步包含用於在該第二UI期間積累該第二分支之一第三DFE取樣器之一輸出之一第四DFE分接頭。
該求和器包含用於在一第三UI當中積累來自一第三分支的等化輸出的一第二後標分接頭。該求和器進一步包含用於在該第三UI期間積累該第一分支之該第一DFE取樣器之該輸出之一第五DFE分接頭。在一個實施例中，該求和器包含用於在該第三UI期間積累該第三分支之一第一DFE取樣器之一輸出之一第六DFE分接頭。在一個實施例中，該求和器進一步包含用於在該第三UI期間積累該第三分支之一第二DFE取樣器之一輸出之一第七DFE分接頭。在本發明之一態樣中，該求和器包含用於在該第三UI期間積累該第三分支之一第三DFE取樣器之一輸出之一第八DFE分接頭。
該求和器包含用於在一第四UI當中積累來自該第二分支的等化輸出的一前標分接頭。該求和器包含用於在該第四UI期間積累來自一第四分支之一等化輸出之一第一後標分接頭。該求和器進一步包含用於在該第四UI期間積累該第二分支之一第一DFE取樣器之該輸出之一第九DFE分接頭。在一個實施例中，該求和器包含用於在該第四UI期間積累該第四分支之一第一DFE取樣器之一輸出之一第十DFE分接頭。在一個實施例中，該求和器包含用於 在該第四UI期間積累該第四分支之一第二DFE取樣器之一輸出之一第十一DFE分接頭。在本發明之一態樣中，該求和器包含用於在該第四UI期間積累該第四分支之一第三DFE取樣器之一輸出之一第十二DFE分接頭。
已參考圖式而例示出本發明之許多實施例及態樣。描述及圖式說明本發明，但不應解釋為限制本發明。描述眾多特定細節以提供對本發明之各種實施例之透徹理解。然而，在特定例子中，未描述熟知或習知細節以便提供對本發明之實施例之簡潔論述。
於本說明書中，對「一個實施例」或「一實施例」之指涉係意味著，關聯於該實施例而描述的特定特徵、結構或特性係可被包括在本發明之至少一實施例中。片語「在一個實施例中」在說明書中之各處的出現未必全部指同一實施例。
文中已以對電腦記憶體內之資料位元之操作的演算法和符號表示法來呈現前述詳細說明的某些部分。此等演算法描述及表示係熟習資料處理技術者用來向其他熟習此項技術者最有效地傳遞其工作本質的方式。演算法在此處(且通常)被設想為導致所要結果之自相一致的操作序列。該等操作為需要對實體量之實體操縱的操作。
然而，應記得，所有此等及類似詞語係與適當實體量相關聯，且僅為施予此等實體量的簡便標記。除非另有特別說明，否則如自以上論述顯而易見，應瞭解，貫穿本描述，利用諸如下文之申請專利範圍中所陳述之術語 的術語之論述參考電腦系統或類似電子計算器件之動作及程序，該電腦系統或類似電子計算器件操縱表示為電腦系統之暫存器及記憶體內之實體(電子)量的資料且將其變換成類似地表示為電腦系統記憶體或暫存器或其他此資訊儲存、傳輸或顯示器件內之實體量的其他資料。
可係使用儲存並執行於一或多個電子裝置上的程式碼及資料來實施示於圖式中之技術。此等電子器件使用電腦可讀媒體來儲存並傳達(在內部及/或經由網路與其他電子器件)程式碼及資料，該等電腦可讀媒體諸如非暫時性電腦可讀儲存媒體(例如，磁碟；光碟；隨機存取記憶體；唯讀記憶體；快閃記憶體器件；相變記憶體)及暫時性電腦可讀傳輸媒體(例如，電學、光學或聲學或其他形式之傳播信號，諸如載波、紅外線信號、數位信號)。
可係藉由包含硬體(例如，電路、專用邏輯等)、韌體、軟體(例如，嵌於非暫時性電腦可讀取媒體上者)、或兩者之組合的處理邏輯來執行描繪於前述圖式中的程序或方法。雖然上文依據一些順序操作來描述程序或方法，但應瞭解，可以不同次序來執行所描述之操作中之一些。此外，可並行地而非順序地執行一些操作。
在先前的說明中，已參考本發明的數個具體示範實施例而描述本發明的數個實施例。顯而易見地，在不脫離如以下申請專利範圍中所陳述的本發明之較廣精神及範疇之情況下，可對實施例作出各種修改。因此，說明書及圖式應被視為具有說明意義而非限制意義。
215‧‧‧等化器
320、321、322、323‧‧‧求和器
501、511、521、531‧‧‧主分接頭
502、512、522、532‧‧‧前標分接頭
503、513、523、533‧‧‧後標1分接頭
504、514、524、534‧‧‧後標2分接頭
505、506、507、515、516、517、525、526、527、535、536、537‧‧‧DFE分接頭
Vin_p/n‧‧‧輸入信號
snhclk0_p、snhclk90_p、snhclk180_p、snhclk270_p‧‧‧輸入時脈
Out_p/n0、Out_p/n90、Out_p/n180、Out_p/n270‧‧‧輸出信號
D-1p/n、D-3p/n、D-5p/n、D-9p/n、D-2p/n、D-4p/n、D-6p/n、D-10p/n、D-7p/n、D-8p/n、D-11p/n、D-12p/n‧‧‧DFE取樣信號

Claims (25)

  1. 一種包含用於等化接收信號的多個分支的接收器等化器，其中一第一分支包含：耦接至一求和器的一第一決策回授等化器(DFE)取樣器，該第一DFE可鎖存該求和器之等化輸出；耦接至該第一DFE取樣器的一第二DFE取樣器，該第二DFE可鎖存該第一DFE取樣器之輸出；耦接至該第二DFE取樣器的一第三DFE取樣器，該第三DFE可鎖存該第二DFE取樣器之輸出；以及耦接至該第一分支之該等第一、第二和第三DFE取樣器的該求和器，該求和器可積累該等DFE取樣器之輸出、該接收信號、及來自一或多個其他分支的等化輸出，其中，此積累行為發生在複數個單位區間(UI)期間。
  2. 如請求項1之接收器等化器，其中，該求和器包含一主分接頭，其中該主分接頭受組配成可在一第一UI當中重設該求和器之等化輸出、並可在一第二UI當中積累該接收信號，其中，該第一UI先於該第二UI。
  3. 如請求項2之接收器等化器，其中，該求和器進一步包含：一第一DFE分接頭，其可在該第二UI當中積累該第一分支之該第二DFE取樣器之輸出；以及一第二DFE分接頭，其可在該第二UI當中積累該第一分支之該第三DFE取樣器之輸出。
  4. 如請求項3之接收器等化器，其中，該求和器進一步包含：一第三DFE分接頭，其可在該第二UI當中積累一第二分支之一第二DFE取樣器之輸出；以及一第四DFE分接頭，其可在該第二UI當中積累該第二分支之一第三DFE取樣器之輸出。
  5. 如請求項4之接收器等化器，其中，該求和器進一步包含：一第二後標分接頭，其可在一第三UI當中積累來自一第三分支的等化輸出，其中，該第二UI先於該UI。
  6. 如請求項5之接收器等化器，其中，該求和器進一步包含：一第五DFE分接頭，其可在該第三UI當中積累該第一分支之該第一DFE取樣器之輸出；以及一第六DFE分接頭，其可在該第三UI當中積累該第三分支之一第一DFE取樣器之輸出。
  7. 如請求項6之接收器等化器，其中，該求和器進一步包含：一第七DFE分接頭，其可在該第三UI當中積累該第三分支之一第二DFE取樣器之輸出；以及一第八DFE分接頭，其可在該第三UI當中積累該第三分支之一第三DFE取樣器之輸出。
  8. 如請求項7之接收器等化器，其中，該求和器進一步包含： 一前標分接頭，其可在一第四UI當中積累來自該第二分支的等化輸出，其中，該第三UI先於該第四UI。
  9. 如請求項8之接收器等化器，其中，該求和器進一步包含：一後標分接頭，其可在該第四UI當中積累來自一第四分支的等化輸出。
  10. 如請求項9之接收器等化器，其中，該求和器進一步包含：一第九DFE分接頭，其可在該第四UI當中積累該第二分支之一第一DFE取樣器之輸出；以及一第十DFE分接頭，其可在該第四UI當中積累該第四分支之一第一DFE取樣器之輸出。
  11. 如請求項10之接收器等化器，其中，該求和器進一步包含：一第十一DFE分接頭，其可在該第四UI當中積累該第四分支之一第二DFE取樣器之輸出；以及一第十二DFE分接頭，其可在該第四UI當中積累該第四分支之一第三DFE取樣器之輸出。
  12. 一種用於等化接收信號的方法，該方法包含下列步驟：藉由耦接至一求和器的一第一決策回授等化器(DFE)取樣器，鎖存該求和器之等化輸出；藉由耦接至該第一DFE取樣器的一第二DFE取樣器，鎖存該第一DFE取樣器之輸出；藉由耦接至該第二DFE取樣器的一第三DFE取樣 器，鎖存該第二DFE取樣器之輸出；以及藉由耦接至該第一分支之該等第一、第二和第三DFE取樣器的該求和器，積累該等DFE取樣器之輸出、該接收信號、及來自一或多個其他分支的等化輸出，其中，此積累行為發生在複數個單位區間(UI)期間。
  13. 如請求項12之方法，其中，該求和器包含一主分接頭，用以在一第一UI當中重設該求和器之等化輸出、及在一第二UI當中積累該接收信號，其中，該第一UI先於該第二UI。
  14. 如請求項13之方法，其中，該求和器進一步包含：一第一DFE，其可在該第二UI當中積累該第一分支之該第二DFE取樣器之輸出；以及一第二DFE分接頭，其可在該第二UI當中積累該第一分支之該第三DFE取樣器之輸出。
  15. 如請求項14之方法，其中，該求和器進一步包含：一第三DFE分接頭，其可在該第二UI當中積累一第二分支之一第二DFE取樣器之輸出；以及一第四DFE分接頭，其可在該第二UI當中積累該第二分支之一第三DFE取樣器之輸出。
  16. 如請求項15之方法，其中，該求和器進一步包含一第二後標分接頭，該第二後標分接頭可在一第三UI當中積累來自一第三分支的等化輸出，其中，該第二UI先於該第三UI。
  17. 如請求項16之方法，其中，該求和器進一步包含： 一第五DFE分接頭，其可在該第三UI當中積累該第一分支之該第一DFE取樣器之輸出；以及一第六DFE分接頭，其可在該第三UI當中積累該第三分支之一第一DFE取樣器之輸出。
  18. 一種包含有多個收發器的電腦系統，各個收發器包括包含用於等化接收信號的多個分支的一接收器等化器，其中一第一分支包含：耦接至一求和器的一第一決策回授等化器(DFE)取樣器，該第一DFE可鎖存該求和器之等化輸出；耦接至該第一DFE取樣器的一第二DFE取樣器，該第二DFE可鎖存該第一DFE取樣器之輸出；耦接至該第二DFE取樣器的一第三DFE取樣器，該第三DFE可鎖存該第二DFE取樣器之輸出；以及耦接至該第一分支之該等第一、第二和第三DFE取樣器的該求和器，該求和器可積累該等DFE取樣器之輸出、該接收信號、及來自一或多個其他分支的等化輸出，其中，此積累行為發生在複數個單位區間(UI)期間。
  19. 如請求項18之電腦系統，其中，該求和器包含一主分接頭，其中該主分接頭受組配成可在一第一UI當中重設該求和器之等化輸出、並可在一第二UI當中積累該接收信號，其中，該第一UI先於該第二UI。
  20. 如請求項19之電腦系統，其中，該求和器進一步包含：一第一DFE分接頭，其可在該第二UI當中積累該第一分支之該第二DFE取樣器之輸出；以及 一第二DFE分接頭，其可在該第二UI當中積累該第一分支之該第三DFE取樣器之輸出。
  21. 如請求項20之電腦系統，其中，該求和器進一步包含：一第三DFE分接頭，其可在該第二UI當中積累一第二分支之一第二DFE取樣器之輸出；以及一第四DFE分接頭，其可在該第二UI當中積累該第二分支之一第三DFE取樣器之輸出。
  22. 如請求項21之電腦系統，其中，該求和器進一步包含一第二後標分接頭，該第二後標分接頭可在一第三UI當中積累來自一第三分支的等化輸出，其中，該第二UI先於該UI。
  23. 如請求項22之電腦系統，其中，該求和器進一步包含：一第五DFE分接頭，其可在該第三UI當中積累該第一分支之該第一DFE取樣器之輸出；以及一第六DFE分接頭，其可在該第三UI當中積累該第三分支之一第一DFE取樣器之輸出。
  24. 如請求項23之電腦系統，其中，該求和器進一步包含：一第七DFE分接頭，其可在該第三UI當中積累該第三分支之一第二DFE取樣器之輸出；以及一第八DFE分接頭，其可在該第三UI當中積累該第三分支之一第三DFE取樣器之輸出。
  25. 如請求項24之電腦系統，其中，該求和器進一步包含一前標分接頭，該前標分接頭可在一第四UI當中積累來自該第二分支的等化輸出，其中，該第三UI先於該第四UI。
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