TW201430974A - 微機電系統元件的形成方法 - Google Patents

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Abstract

本發明揭露微機電系統(MEMS)元件與其形成方法。舉例來說，方法包括：提供絕緣層上矽(SOI)基板，其第一矽層與第二矽層之間隔有絕緣層；對第一矽層進行製程以形成MEMS元件的第一結構層；將第一結構層接合至基板；以及對第二矽層進行製程，以形成MEMS元件的第二結構層。

Description

微機電系統元件的形成方法
本發明係關於微機電系統，更特別關於其製作方法。
微機電系統(MEMS)元件一般為整合至積體電路元件中的電機械系統。上述積體電路元件可為以互補金氧半(CMOS)製程製作的積體電路元件。現有的MEMS元件製程其難處如下。以MEMS感測器為例，通常需要厚結構層(比如大於約25μm)以製作檢測塊(proof mass)以增加慣性力，進而改善元件效能。用於MEM感測器的感測結構通常具有大尺寸，以作為軟彈簧、扭轉式結構、或翹翹板式結構。在另一例中，MEMS擴音器通常需要兩個結構層。習知製作技術需要密封/填充溝槽製程。目前已知的填充/密封溝槽製程難以讓結構層具有所需厚度。綜上所述，雖然現有的MEMS元件與其製作方法適用於特定目的，但仍無法完全適用於所有領域。
本發明一實施例提供一種方法，包括：提供絕緣層上矽基板，其中絕緣層上矽基板之第一矽層與第二矽層之間隔有絕緣層；對第一矽層進行製程，以形成微機電系統元件之第一結構層；將第一結構層接合至基板；以及對第二矽層進行 製程，以形成微機電系統元件之第二結構層。
本發明一實施例提供一種方法，包括：提供絕緣層上矽基板，其中絕緣層上矽基板之第一矽層與第二矽層之間隔有絕緣層；對第一矽層進行製程，以形成微機電系統元件之背板；將背板接合至基板；以及對第二矽層進行製程，以形成微機電系統元件之膜。
本發明一實施例提供一種方法，包括：提供絕緣層上矽基板，其中絕緣層上矽基板之第一矽層與第二矽層之間隔有絕緣層；對第一矽層進行製程，以形成微機電系統元件之檢測塊；在對第一矽層進行製程後，將檢測塊接合至矽基板；以及在接合檢測塊後，對第二矽層進行製程以形成微機電系統元件之背板。
T1、T2、T3‧‧‧厚度
10‧‧‧方法
20、30、40、50、60‧‧‧步驟
100、300、500、700‧‧‧元件
105、126、180、188‧‧‧基板
110、310‧‧‧MEMS元件
112、114‧‧‧半導體層
116‧‧‧絕緣層
118、124‧‧‧圖案化之遮罩層
119、125‧‧‧溝槽
120、132、332、540、740‧‧‧介電層
122、136、138、336、338、534、554、754‧‧‧導電結構
128、560、760‧‧‧遮罩層
130、330‧‧‧感測溝槽
134、334、550、750‧‧‧通孔開口
140、182、340‧‧‧接合結構
184、186‧‧‧接合層
190‧‧‧MLI結構
192‧‧‧垂直內連線
194‧‧‧水平內連線
196‧‧‧ILD層
335‧‧‧導電層
530、730‧‧‧開口
556、756‧‧‧圖案化之鈍化層
570、770‧‧‧背孔洞
732‧‧‧導電膜結構
第1圖係本發明多種實施例中，製作MEMS元件的方法流程圖；第2至15圖係本發明多種實施例中，以第1圖之方法製作MEMS元件的製程剖視圖；第16至29圖係本發明多種實施例中，以第1圖之方法製作另一元件其部份或全部的製程剖視圖；第30至42圖係本發明多種實施例中，以第1圖之方法製作又一元件其部份或全部的製程剖視圖；以及第43至54圖係本發明多種實施例中，以第1圖之方法製作再一元件其部份或全部的製程剖視圖。
下述揭露內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。然而不同實施例中，具有相同標號的元件並不必然具有相同的對應關係及/或排列。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。舉例來說，若圖示中的元件翻轉時，原來某一元件位於另一元件下方的敘述將轉變為某一元件位於另一元件上方。如此一來，「下方」可定義為「上方」與「下方」。另一方面，元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示的特定方向。
第1圖係本發明多種實施例中，製作MEMS元件的方法10之流程圖。方法10可製作微機電系統(MEMS)元件，特別是具有雙結構層的MEMS元件。步驟20提供絕緣層上矽(SOI)基板。SOI基板之第一矽層與第二矽層之間隔有絕緣層。步驟30對第一矽層進行製程，以形成MEMS元件的第一結構層。步驟40將第一結構層接合至基板。步驟50對第二矽層進行製程，以形成MEMS元件的第二結構層。步驟60接著進行後續製程，以完成MEMS元件。在方法10之前、之中、或之後可進行額外 步驟，而其他實施例可置換或省略上述步驟。在下述多種實施例中的元件(特別是MEMS元件)，其製作方式可依據第1圖的方法10。
第2至15圖係以第1圖之方法製作MEMS元件的製程其部份或全部之剖視圖。在此實施例中，元件100包括積體電路元件，特別是與MEMS元件整合之CMOS元件。綜上所述，元件100亦可稱為CMOS-MEMS元件。第2至15圖已簡化以利清楚了解本發明概念。元件100中可新增額外結構，而其他實施例之元件100可省略或置換下述的某些結構。
在第2至15圖中，對基板105進行製程以形成MEMS元件110。在此實施例中，MEMS元件110為動作感測器如陀螺儀或加速度計。在另一實施例中，MEMS元件為射頻MEMS元件(比如射頻開關、諧振器、或濾波器)、MEMS磁力儀、光學MEMS元件(比如MEMS微鏡)、MEMS振盪器、MEMS擴音器、及/或任何其他MEMS元件。本技術領域中具有通常知識者應理解MEMS元件亦包含奈米電子機械單元，又稱作奈米機電系統(NEMS)元件。如第2圖所示，先對基板105進行的起始製程，而基板105之半導體層112與半導體層114之間隔有絕緣層116。在此實例中，半導體層112與半導體層114為矽層，而絕緣層116為氧化物層。基板105即所謂的絕緣層上矽(SOI)基板。SOI基板的製作方法可為佈植氧(SIMOX)分離法、晶圓接合、及/或其他合適方法。在另一實施例中，半導體層112與半導體層114包含其他半導體材料，及/或絕緣層116包含氧化物材料以外的絕緣材料。在第2圖的實施例中，半導體層112之厚度 T1介於約10μm至約60μm之間，而半導體層114之厚度T2介於約500μm至約800μm之間。
在第3圖中，對半導體層112進行製程以形成MEMS元件110的第一結構(或檢測塊)層。舉例來說，形成圖案化之遮罩層118於半導體層112上，並取圖案化之遮罩層118作為遮罩以蝕刻半導體層112，即形成溝槽(又稱作開口)119於半導體層112中。溝槽119延伸穿過半導體層112。在此實施例中，圖案化之遮罩層118為介電層如含氧化物層(比如氧化矽層)。圖案化之遮罩層118的形成方法可為多種沉積製程、微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。上述微影圖案化製程包含塗佈光阻(比如旋塗法)、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影光阻、潤濕光阻、乾燥(比如硬烘烤)、其他合適製程、或上述之組合。在另一實施例中，可採用其他方法實施或取代微影曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在另一實施例中，微影圖案化製程採用奈米壓印技術。上述蝕刻製程可為乾蝕刻、濕蝕刻、其他蝕刻法、或上述之組合。
在第4至6圖中，對基板105進行製程以縮小溝槽119的寬度，即提供用於MEMS元件110的小感測溝槽。在另一實施例中，當MEMS元件110不需小感測溝槽時，後續製程可省略第4-6圖中的步驟，而直接對基板105進行第7圖之步驟。在第4圖中，沿著半導體層112之側壁形成介電層120，特別是沿著半導體層112定義溝槽119之側壁。在此實施例中，進行氧化製程，沿著側壁形成氧化物層(又稱作氧化物側壁)。在一實施 例中，氧化製程將部份矽層(如半導體層112)轉變為氧化矽，而介電層120為氧化矽層。在一實施例中，沿著側壁之介電層120其厚度介於約50nm至1μm之間。氧化物側壁有利於形成小感測溝槽，進而增加MEMS元件110之同平面運動(in-plane movement)感測性。
在第5圖中，形成導電結構122於溝槽119中。在此實施例中，導電結構122為多晶矽結構。在一實施例中，多晶矽結構具有掺質。導電結構122的形成方法可為沉積導電層於圖案化之遮罩層118上並填入溝槽119中，再進行回蝕刻製程、化學機械研磨(CMP)製程、或上述之組合於導電層上，直到露出圖案化之遮罩層118。在上述製程中，圖案化之遮罩層118係作為蝕刻停止層。上述沉積製程包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、有機金屬CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、常壓CVD(APCVD)、其他沉積製程、或上述之組合。
在第6圖中，接著依MEMS元件110的設計需求，移除導電結構122。舉例來說，形成圖案化之遮罩層124於圖案化之遮罩層118上並露出至少一導電結構122，再以蝕刻製程移除露出的導電結構122。移除導電結構122所形成的溝槽125，將延伸穿過半導體層112。在此實施例中，圖案化的遮罩層124為介電層，比如含氧化物的層狀物(氧化矽層)。在進一步的實施例中，導電結構122為多晶矽結構，而蝕刻製程選擇性的蝕刻 露出的多晶矽結構。圖案化之遮罩層124的形成方法可為多種沉積製程、微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。微影圖案化製程包含塗佈光阻(比如旋塗法)、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影光阻、潤濕光阻、乾燥(比如硬烘烤)、其他合適製程、或上述之組合。在另一實施例中，可採用其他方法實施或取代微影曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在另一實施例中，微影圖案化製程採用奈米壓印技術。上述蝕刻製程可為乾蝕刻、濕蝕刻、其他蝕刻法、或上述之組合。
在第7圖中，基板105係接合至基板126。在此實施例中，基板126為矽基板。在另一實施例中，基板126為另一種半導體基板或其他合適基板。在此實施例中，圖案化之遮罩層124有利於基板105與126之間的固定耦接，特別是基板126與MEMS元件110之第一結構層之間的耦接。更特別的是，圖案化之遮罩層124有利於基板105與126之間的融合接合。融合接合可讓基板105與126緊密接觸，以原子吸引力(凡德瓦力)將基板105與126固定在一起。在此實施例中，由於圖案化之遮罩層124包含氧化矽(SiO2)，SiO2與Si之間的接合(如SiO2的圖案化之遮罩層124與矽的基板105與126之間的接觸)將產生融合接合。本發明亦可採用其他種類及/或方法，使基板105接合至基板126。
在第8至14圖中，對半導體層114進行製程以形成MEMS元件110的第二結構層(或背板)。在第8圖中，以薄化製程減少半導體層114之厚度。在此實施例中，薄化製程後的半導體層114其厚度T3介於約0.5μm至約20μm之間。薄化製程可為 回蝕刻製程、化學機械研磨製程、其他薄化製程、或上述之組合。在薄化製程後，形成遮罩層128於半導體層114上。在此實施例中，遮罩層128為介電層如含氧化物的層狀物(比如氧化矽層)。
接著依MEMS元件110的設計需求，圖案化遮罩層128。舉例來說，當MEMS元件需要小感測溝槽時，則繼續進行第9圖之製程。在另一實施例中，MEMS元件110不需小感測溝槽，則可省略第9圖中對基板105進行的製程，並直接對基板105進行第10圖之製程。在第9圖中，移除部份的遮罩層128、半導體層114、與絕緣層116以定義感測溝槽130。圖案化之遮罩層128、圖案化之半導體層114、與圖案化之絕緣層116的開口將結合形成感測溝槽130，並使半導體層112上的介電層132維持薄層狀態。感測溝槽130之厚度取決於半導體層112上的介電層132。在此實施例中，介電層132為含氧化物的層狀物，比如氧化矽層。在一實施例中，感測溝槽130之厚度介於約50nm至約1μm之間。感測溝槽可增加MEMS元件110之平面外運動(out-of-plane movement)感測性。
在第10圖中，移除部份遮罩層128、半導體層114、與絕緣層116以定義通孔開口134。圖案化之遮罩層128、圖案化之半導體層114、與圖案化之絕緣層116的開口結合形成通孔開口134，其露出半導體層112。
在第11圖中，形成導電結構136於感測溝槽130中，並形成導電結構138於通孔開口134中。在此實施例中，導電結構136與138為多晶矽結構。在一實施例中，在一實施例 中，多晶矽結構具有掺質。導電結構136與138的形成方法可為沉積導電層於圖案化之遮罩層128上並填入感測溝槽130與通孔溝槽134中，再進行回蝕刻製程、化學機械研磨(CMP)製程、或上述之組合於導電層上，直到露出圖案化之遮罩層128。在上述製程中，圖案化之遮罩層128係作為蝕刻停止層。上述沉積製程包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、有機金屬CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、常壓CVD(APCVD)、其他沉積製程、或上述之組合。
在第12圖中，形成接合結構140於部份的導電結構138與圖案化之遮罩層128上。在此實施例中，接合結構140為單一接合層。接合層包含導電材料如金屬材料或半導體材料。在此實施例中，接合層包括金屬材料如鋁銅合金。接合結構140之形成方法可為沉積導電層於圖案化之遮罩層128、導電結構136、與導電結構138上，再依MEMS元件110的設計需求圖案化導電層。上述沉積製程包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、有機金屬CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、常壓CVD(APCVD)、其他沉積製程、或上述之組合。圖案化導電層的方法可為微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。微影圖案化製程包含塗佈光阻(比如旋塗法)、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影光阻、潤濕光阻、乾 燥(比如硬烘烤)、其他合適製程、或上述之組合。在另一實施例中，可採用其他方法實施或取代微影曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在另一實施例中，微影圖案化製程採用奈米壓印技術。上述蝕刻製程可為乾蝕刻、濕蝕刻、其他蝕刻法、或上述之組合。
在第13圖中，進一步圖案化遮罩層128與半導體層114，以定義MEMS元件110的第二結構層(或背板)。在第14圖中，移除部份的遮罩層128、絕緣層116、介電層120、遮罩層124、與遮罩層118。在此實施例中，當遮罩層128、絕緣層116、介電層120、遮罩層124、與遮罩層118為含氧化物的層狀物時，可進行犧牲氧化物釋放製程以移除部份上述層狀物，即完成MEMS元件110。在一實施例中，犧牲氧化物釋放製程為氣態製程，比如氣態的氫氟酸製程。
在第15圖中，接著耦接MEMS元件110與基板180。在此實施例中，基板180的接合結構140與182將影響MEMS元件100與基板180之固定電性耦接。在此實施例中，接合結構182包含接合層186與184。在此實施例中，接合層186包含金屬材料如銅鋁合金，而接合層184包含半導體材料如鍺。除上述材料外，接合層186與184可包含其他材料。接合結構182接觸並配合接合結構140，以利MEMS元件110與基板180耦接。在此實施例中，接合結構182與接合結構140之間為共熔接合。共熔接合的形成方法為加熱兩種(或更多)接觸的材料，使這些材料一起擴散以形成合金化合物。由於接合結構182與140包含金屬材料(比如銅鋁合金/鍺與銅鋁合金)，共熔接合為金屬/金屬接合 (如鋁/鋁接合)及/或金屬/半導體接合(Ge/Al接合)。在另一實施例中，共熔接合製程可採用不同材料以形成其他金屬/金屬接合與金屬/半導體接合，比如鍺/金接合、矽/金接合、矽/鋁接合、及/或其他合適接合。本發明亦可採用其他種類及/或方法將MEMS元件110接合至基板180。
基板180為封蓋基板。在此實施例中，基板180包含積體電路元件，其設計與形成方法均為CMOS技術為主的製程。基板180又稱作CMOS之基板。此外，積體電路元件的形成方法可為其他積體電路製程技術。CMOS之基板180包含基板188。基板188可為半導體基板如矽基板。此外，半導體基板包含半導體元素如鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如矽鍺合金、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或上述之組合。基板188包含多種層狀物(在此不詳述)結合形成多種微電子單元，比如電晶體(如金氧半場效電晶體，MOSFET)含CMOS電晶體、雙極接點電晶體(BJT)、高電壓電晶體、高頻電晶體、p型通道及/或n型通道場效電晶體(PFET/NFET)，電阻，二極體，電容、電感，熔絲，其他合適單元，或上述之組合。上述多種層狀物包含高介電常數之介電層、閘極層、硬遮罩層、界面層、蓋層、擴散層、阻障層、介電層、導電層、其他合適層、或上述之組合。基板188之多種層狀物亦可包含多種掺雜區、隔離結構、其他結構、或上述之組合。微電子單元彼此內連線以形成CMOS之基板180的一部份，比如邏輯元件、記憶元件(比如動態隨機存取記憶體， SRAM)、射頻(RF)元件、輸入/輸出(I/O)元件、系統單晶片(SoC)元件、其他合適元件、或上述之組合。
CMOS之基板180亦包含MLI(多層內連線)結構190於基板188上。MLI結構190包含多種導電結構如垂直內連線192(比如接點及/或通孔)，及/或水平內連線194(比如導線)。在此實施例中，水平內連線194對應MLI結構190的頂導電層(可稱作頂金屬層，TM)。垂直內連線192與水平內連線194包含導電材料如金屬。在一實施例中，金屬可為鋁、鋁/矽/銅合金、銅、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、或上述之組合。MLI結構190的垂直內連線192與水平內連線194係位於ILD(層間介電)層196中。ILD層196可為氧化矽、氮化矽、氮氧化矽、TEOS氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化二氧化矽玻璃(FSG)、掺雜碳之氧化矽、Black Diamond®(購自美國加州之Sata Clara的Applied Materials)、乾凝膠、氣膠、非晶氟化碳、聚對二甲苯、雙苯並環丁烷(BCB)、SiLK(購自美國密西根州之密德蘭的Dow Chemical)、聚亞醯胺、其他合適材料、或上述之組合。在一實施例中，ILD層196可為多層結構。ILD層196之形成技術可為旋轉塗佈、CVD、濺鍍、或其他合適製程。在一實施例中，MLI結構190與ILD層196的形成方法為積體製程如鑲嵌製程(比如雙鑲嵌製程或單鑲嵌製程)。此外，元件100可進行額外製程，比如形成用於封裝與電性耦接的穿透矽通孔(TSV)及/或其他結構。
第16至29圖係以第1圖之方法10製作另一元件300的製程其部份或全部之剖視圖。第16至29圖的製程與第2至15 圖的製程有許多部份類似。舉例來說，此實施例之元件300包含整合的CMOS-MEMS元件。綜上所述，為了說明簡潔，第2至15圖與第16至29圖中的相同結構將以相同標號標示。第16至29圖已簡化以利清楚了解本發明概念。元件300中可新增額外結構，而其他實施例之元件300可省略或置換下述的某些結構。
在第16至29圖中，對基板105進行製程以形成MEMS元件310。在此實施例中，MEMS元件310為動作感測器如陀螺儀或加速度計。在另一實施例中，MEMS元件為射頻MEMS元件(比如射頻開關、諧振器、或濾波器)、MEMS磁力儀、光學MEMS元件(比如MEMS微鏡)、MEMS振盪器、MEMS擴音器、及/或任何其他MEMS元件。本技術領域中具有通常知識者應理解MEMS元件亦包含奈米電子機械單元，又稱作奈米機電系統(NEMS)元件。
在第16至20圖中，對半導體層112進行製程以形成MEMS元件310的第一結構(檢測塊)層。對MEMS元件310之半導體層112進行的製程，與對MEMS元件110之半導體層112進行的製程類似，請參考第2至6圖。在第21圖中，基板105係與基板126接合，即MEMS元件310的第一結構層與基板126耦接。上述製程與MEMS元件110之基板105與基板126的接合製程類似，請參考第7圖。
在第22至28圖中，對半導體層114進行製程以形成MEMS元件310的第二結構層(或背板)。第22圖與對MEMS元件110之半導體層114進行的製程不同，係將半導體層114完全移除以露出絕緣層116。移除半導體層114的方法可為回蝕刻製 程、化學機械研磨製程、其他移除製程、或上述之組合。在移除半導體層114後，依MEMS元件310的設計需求圖案化絕緣層116。圖案化絕緣層116之製程與前述圖案化遮罩層128之製程類似，請參考第8及9圖。舉例來說，當MEMS元件310需要小感測溝槽時，將繼續進行第23圖之製程。在另一實施例中，MEMS元件310不需小感測溝槽，則可省略第23圖中對基板105進行的製程，即直接對基板105進行第24圖的製程。在第23圖中，移除部份的絕緣層116以定義感測溝槽330。舉例來說，絕緣層116經圖案化後將包含開口，且開口定義感測溝槽330的寬度並露出半導體層112。介電層332係形成於露出的半導體層112上，以定義感測溝槽330之厚度。在此實施例中，介電層332為含氧化物之層狀物如氧化矽層。在一實施例中，感測溝槽330之厚度介於約50nm至約1μm之間。感測溝槽330可增加MEMS元件310之平面外運動(out-of-plane movement)感測性。
在第24圖中，移除部份的絕緣層116以定義通孔開口334。通孔開口334與用於MEMS元件110之通孔開口134類似，請參考第10圖。舉例來說，進一步圖案化絕緣層116使其包含通孔開口334以露出半導體層112。在第25圖中，形成導電結構於感測溝槽330與通孔開口334中。舉例來說，第25圖中的導電層335係形成於圖案化之絕緣層116與半導體層112上，即導電層335填入感測溝槽330與通孔開口334中。在此實施例中，導電層335係多晶矽層。在另一實施例中，導電層335可為另一導電材料。導電層335之厚度介於約0.5μm至約20μm之間。導電層335之形成方法為沉積製程，比如化學氣相沉積 (CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、有機金屬CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、常壓CVD(APCVD)、其他沉積製程、或上述之組合。
元件300之後續製程與元件100類似。舉例來說，第26圖中的接合結構340係形成於部份導電結構338上，如同前述第12圖之接合結構140。
在第27圖中，圖案化導電層335以形成導電結構336於感測溝槽330中，與形成導電結構338於通孔開口334中。在此實施例中，導電結構336與338為多晶矽結構。在一實施例中，多晶矽結構含有掺質。在此實施例中，圖案化導電層335以形成導電結構336與338的方法包含微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。上述微影圖案化製程包含塗佈光阻(比如旋塗法)、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影光阻、潤濕光阻、乾燥(比如硬烘烤)、其他合適製程、或上述之組合。在另一實施例中，可採用其他方法實施或取代微影曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在另一實施例中，微影圖案化製程採用奈米壓印技術。上述蝕刻製程可為乾蝕刻、濕蝕刻、其他蝕刻法、或上述之組合。
接著在第28圖中，進行製程以定義MEMS元件310的第二結構層(或背板)，如同前述定義MEMS元件110之第二結構層(或背板)的製程，請參考第14圖。舉例來說，在第28圖中，進行製程以移除部份絕緣層116、介電層120、遮罩層124、與 遮罩層118。在此實施例中，當絕緣層116、介電層120、遮罩層124、與遮罩層118為含氧化物的層狀物時，可進行犧牲氧化物釋放製程以移除部份上述層狀物，即完成MEMS元件310。在一實施例中，犧牲氧化物釋放製程為氣態製程，比如氣態的氫氟酸製程。在第29圖中，接著將MEMS元件310耦接至基板180，如同前述將MEMS元件110耦接至基板的製程，請參考第15圖。元件300與元件100類似，可進行額外製程如形成用於封裝與電性耦接的穿透矽通孔(TSV)及/或其他結構。
第30至42圖係以第1圖之方法10製作另一元件500的製程其部份或全部之剖視圖。第30至42圖的製程與第2至15圖的製程有許多部份類似。舉例來說，此實施例之元件500包含MEMS元件。綜上所述，為了說明簡潔，第2至15圖與第30至42圖中的相同結構將以相同標號標示。第30至42圖已簡化以利清楚了解本發明概念。元件500中可新增額外結構，而其他實施例之元件500可省略或置換下述的某些結構。
在第30至42圖中，對基板105進行製程以形成MEMS元件510。在此實施例中，MEMS元件510為MEMS擴音器。在另一實施例中，MEMS元件510為動作感測器如陀螺儀或加速度計、射頻MEMS元件(比如射頻開關、諧振器、或濾波器)、MEMS磁力儀、光學MEMS元件(比如MEMS微鏡)、MEMS振盪器、及/或任何其他MEMS元件。本技術領域中具有通常知識者應理解MEMS元件亦包含奈米電子機械單元，又稱作奈米機電系統(NEMS)元件。
在第30及31圖中，對半導體層112進行製程以形成 MEMS元件510的第一結構層。在此實施例中，第一結構層為MEMS元件510的背板。對MEMS元件510之半導體層112進行的製程，與對MEMS元件110之半導體層112進行的製程類似，請參考第2與3圖。在第32圖中，基板105與126的接合讓MEMS元件510的第一結構層耦接至基板126。上述接合如同前述MEMS元件110之基板105與基板126之間的接合，請參考第7圖。在第32圖中，圖案化之遮罩層118作為基板105與126的固定耦接，特別是MEMS元件510的第一結構層與基板126之間的耦接。
此外，如同前述之MEMS元件110，第32至35圖中對半導體層114進行製程以形成MEMS元件510的第二結構層。在此實施例中，對半導體層114進行製程以形成MEMS元件510的擴音器膜。舉例來說，與第8圖對MEMS元件110之第二結構層進行的製程類似，第32圖中進行的製程可減少半導體層114之厚度。在此實施例中，薄化製程後的半導體層114其厚度T3介於約0.5μm至約20μm之間。上述薄化製程可為回蝕刻製程、化學機械研磨製程、其他薄化製程、或上述之組合。在薄化製程後，形成遮罩層128於半導體層114上。在此實施例中，遮罩層128為介電層，比如含氧化物的層狀物(例如氧化矽層)。
依據MEMS元件510的設計需求，圖案化遮罩層128。舉例來說，圖案化第33圖中的遮罩層128可定義導電結構的位置與尺寸(如寬度)，且導電結構將延伸穿過半導體層114。導電結構可稱作凸塊結構。在第33圖中，移除部份的遮罩層128、半導體層114、與絕緣層116以定義開口530。圖案化之遮罩層128、圖案化之半導體層114、與圖案化之絕緣層116的開 口結合形成開口530，且開口530延伸穿過圖案化之遮罩層128與圖案化之半導體層114，並穿過部份的絕緣層116。在第34圖中，形成導電結構534於開口530中。在此實施例中，導電結構534為多晶矽結構。在一實施例中，多晶矽結構包含掺質。導電結構534之形成方法為沉積導電層於圖案化之遮罩層128上，並填入開口530。接著進行回蝕刻製程、化學機械研磨(CMP)製程、或上述之組合於導電層上，直到露出圖案化之遮罩層128。在上述製程中，圖案化之遮罩層128作為蝕刻停止層。上述沉積製程可為化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、有機金屬CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、常壓CVD(APCVD)、其他沉積製程、或上述之組合。
在第35圖中，進一步圖案化上述圖案化之遮罩層128與半導體層114，以定義MEMS元件510的第二結構層(即擴音器膜)。在此實施例中，圖案化之遮罩層128與半導體層114的圖案化方法包含微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。上述微影圖案化製程包含塗佈光阻(比如旋塗法)、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影光阻、潤濕光阻、乾燥(比如硬烘烤)、其他合適製程、或上述之組合。在另一實施例中，可採用其他方法實施或取代微影曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在另一實施例中，微影圖案化製程採用奈米壓印技術。上述蝕刻製程可為乾蝕刻、濕蝕刻、其他蝕刻法、或上述之組合。之後在第36圖中， 形成介電層540於第二結構層上以平坦化基板105。在此實施例中，介電層540為含氧化物之層狀物如氧化矽層。
在第37圖中，圖案化介電層540與絕緣層116以形成通孔開口550。舉例來說，以前述之微影圖案化與蝕刻製程移除部份的介電層540與絕緣層116，以定義通孔開口550。在此實施例中，通孔開口550之一者延伸穿過介電層540以露出半導體層114，而通孔開口550之另一者延伸穿過介電層540與絕緣層116以露出半導體層112。在第38圖中，形成導電結構554以填入部份通孔開口550。導電結構554可作為MEMS元件510之第一結構層與第二結構層(特別是半導體層112與半導體層114)的電性連接。在一實施例中，順應性地沉積導電層於基板105上，再圖案化導電層以形成導電結構554。沉積與圖案化製程可與前述製程相同。在此實施例中，導電結構可為金屬材料如鋁銅合金。
在第39圖中，形成圖案化之鈍化層556於介電層540上。在此實施例中，圖案化之鈍化層556填入所有或部份的通孔開口550中。圖案化之鈍化層556其材料承受的住後續製程，特別是用以移除部份介電層540、絕緣層116、圖案化之遮罩層128、及/或圖案化之遮罩層118的製程(如犧牲氧化物釋放製程)。在此實施例中，圖案化之鈍化層556可為碳化矽(SiC)。在另一實施例中，圖案化之鈍化層556可為氮化鋁(AlN)、氧化鋁(Al2O3)、其他承受的住後續製程的材料、或上述之組合。圖案化之鈍化層556的形成方法可為前述的沉積、微影圖案化、與蝕刻製程。接著在第40圖中，形成遮罩層560於介電層540 上，在後續製程覆蓋並保護圖案化之鈍化層556與導電結構554。
在第41圖中，定義用於MEMS元件510之背孔洞570。背孔洞570之定義方法為前述之微影圖案化與蝕刻製程。接著在第42圖中，進一步定義MEMS元件510的第一結構層(如背板)與第二結構層(如擴音器膜)。舉例來說，在第42圖中，進行製程以移除部份的絕緣層116、遮罩層118、遮罩層128、介電層540、與遮罩層560。在此實施例中，當絕緣層116、遮罩層118、遮罩層128、介電層540、與遮罩層560為含氧化物的層狀物時，可進行犧牲氧化物釋放製程以移除部份上述層狀物，至此完成MEMS元件510。在一實施例中，犧牲氧化物釋放製程為氣態製程，如氣態氫氟酸製程。圖案化之鈍化層556其材料需承受的住上述氣態製程。MEMS元件510可進行後續製程以完成製作。必需注意的是，前述製程形成的MEMS元件510具有薄的擴音器膜(如半導體層114)與足夠厚的背板(如半導體層112)。在一實施例中，薄的擴音器膜其厚度介於約1μm至約5μm之間，而厚的背板其厚度介於約5μm至約10μm之間。
第43至54圖係以第1圖之方法10製作另一元件700的製程其部份或全部之剖視圖。第43至54圖的製程與第2至15圖及第30至42圖的製程有許多部份類似。舉例來說，此實施例之元件700包含MEMS元件。綜上所述，為了說明簡潔，第2至15圖、第30至42圖、與第43至54圖中的相同結構將以相同標號標示。第43至54圖已簡化以利清楚了解本發明概念。元件700中可新增額外結構，而其他實施例之元件700可省略或置換下 述的某些結構。
在第43至54圖中，對基板105進行製程以形成MEMS元件710。在此實施例中，MEMS元件710為MEMS擴音器。在另一實施例中，MEMS元件710為動作感測器如陀螺儀或加速度計、射頻MEMS元件(比如射頻開關、諧振器、或濾波器)、MEMS磁力儀、光學MEMS元件(比如MEMS微鏡)、MEMS振盪器、及/或任何其他MEMS元件。本技術領域中具有通常知識者應理解MEMS元件亦包含奈米電子機械單元，又稱作奈米機電系統(NEMS)元件。
在第43與44圖中，對半導體層112進行製程以形成MEMS元件710的第一結構層。在此實施例中，第一結構層為MEMS元件710的背板。對MEMS元件710之半導體層112進行的製程，與對MEMS元件510之半導體層112進行的製程類似，請參考第30至31圖。
在第45圖中，將基板105接合至基板126，即MEMS元件710的第一結構層耦接至基板126。上述接合與前述MEMS元件510的基板105接合至基板126相同，請參考第32圖。與對MEMS元件510之半導體層114進行的製程不同，此實施例之半導體層114係完全移除以露出絕緣層116。移除半導體層114之製程可為回蝕刻製程、化學機械研磨製程、其他移除製程、或上述之組合。在移除半導體層114後，可形成膜結構於半導體層112上。舉例來說，第46圖中的部份絕緣層116被移除以定義開口730。接著形成導電膜結構732於絕緣層116上，且導電膜結構732填入開口730，如第45圖所示。在此實施例中，導電膜 結構732為多晶矽結構。在一實施例中，多晶矽結構含有掺質。導電膜結構732之形成方法可為前述之沉積製程、微影圖案化製程、蝕刻製程、其他製程、或上述之組合。舉例來說，形成導電層於圖案化之絕緣層116與半導體層112上，使導電層填入開口730。在一實施例中，導電層之厚度介於約0.2μm至約10μm之間。導電層的形成方法可為沉積製程，比如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、有機金屬CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、常壓CVD(APCVD)、其他沉積製程、或上述之組合。接著圖案化導電膜結構732的方法包含微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。上述微影圖案化製程包含塗佈光阻(比如旋塗法)、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影光阻、潤濕光阻、乾燥(比如硬烘烤)、其他合適製程、或上述之組合。在另一實施例中，可採用其他方法實施或取代微影曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在另一實施例中，微影圖案化製程採用奈米壓印技術。上述蝕刻製程可為乾蝕刻、濕蝕刻、其他蝕刻法、或上述之組合。
元件700的後續製程與元件500相同。舉例來說，第48圖中的介電層740係形成於第二結構層上，以平坦化基板105。在此實施例中，介電層740為含氧化物的層狀物如氧化矽層。在第49圖中，圖案化介電層740以形成通孔開口750。舉例來說，以前述之微影圖案化與蝕刻製程移除部份的介電層 740，定義通孔開口750。在此實施例中，通孔開口750之一者延伸穿過介電層740以露出導電膜結構732，而通孔開口750之另一者延伸穿過介電層740以露出半導體層112。在第50圖中，形成導電結構754以填入部份通孔開口750。導電結構754可作為MEMS元件710之第一結構層與第二結構層(特別是半導體層112與導電膜結構732)的電性連接。導電結構754的形成方法與導電結構554的形成方法類似，請參考第38圖。在第51圖中，形成圖案化之鈍化層756於介電層740上，而圖案化之鈍化層756與元件510的圖案化之鈍化層556類似，請參考第39圖。接著形成遮罩層760(請參考第40圖之遮罩層560)於介電層740上，在後續製程中可覆蓋並保護圖案化之鈍化層756與導電結構754。在第53圖中，定義用於MEMS元件的背孔洞770，其與MEMS元件510之背孔洞570類似，請參考第41圖。接著在第54圖中，進行製程以進一步定義MEMS元件710的第一結構層(如背板)與第二結構層(如擴音器膜)。舉例來說，第54圖的製程移除部份絕緣層116、遮罩層118、介電層740、與遮罩層760。在此實施例中，當絕緣層116、遮罩層118、介電層740、與遮罩層760為含氧化物的層狀物時，可採用犧牲氧化物釋放製程以移除部份的上述層狀物，至此完成MEMS元件710。在一實施例中，犧牲氧化物釋放製程為氣態製程，比如氣態氫氟酸製程。圖案化的鈍化層756之材料需承受的住氣態製程。MEMS元件710可進行額外製程以完成製作。
本發明提供多種實施例。一實施例之方法包括：提供絕緣層上矽基板，其中絕緣層上矽基板之第一矽層與第二 矽層之間隔有絕緣層；對第一矽層進行製程以形成MEMS元件之第一結構層；將第一結構層接合至基板；以及對第二矽層進行製程，以形成MEMS之第二結構層。在一實施例中，基板為矽基板，且矽基板以熔合接合法接合至第一結構層。在一實施例中，對第二矽層進行製程以形成MEMS元件之第二結構層的步驟包括減少第二矽層的厚度；以及接著形成導電結構延伸穿過第二矽層。在另一實施例中，對第二矽層進行製程以形成MEMS元件之第二結構層的步驟包括：移除第二矽層以露出絕緣層；以及接著形成導電結構於絕緣層上。在一實施例中，導電結構為多晶矽結構。在一實施例中，上述方法更包括將第二結構層接合至CMOS基板。在一實施例中，上述方法更包括形成背孔洞於基板中。
另一實施例之方法包括：提供絕緣層上矽基板，其第一矽層與第二矽層之間隔有絕緣層；對第一矽層進行製程，以形成MEMS元件之背板；將背板接合至矽基板；以及對第二矽層進行製程，以形成MEMS元件之膜。在一實施例中，對第一矽層進行製程以形成背板之步驟包括：圖案化第一矽層，以形成多個溝槽延伸穿過第一矽層。在一實施例中，對第二矽層進行製程，以形成MEMS元件之膜的步驟包括：減少第二矽層的厚度；以及接著形成多晶矽結構延伸穿過第二矽層。在一實施例中，對第二矽層進行製程，以形成MEMS元件之膜的步驟包括：移除第二矽層以露出絕緣層；以及接著形成多晶矽結構於絕緣層上。在一實施例中，上述方法更包括形成背孔洞於矽基板中。
又一實施例之方法包括：提供絕緣層上矽基板，其第一矽層與第二矽層之間隔有絕緣層；對第一矽層進行製程，以形成MEMS元件之檢測塊；將檢測塊接合至矽基板；以及對第二矽層進行製程以形成MEMS元件之背板。在一實施例中，對第一矽層進行製程，以形成MEMS元件之檢測塊的步驟包括：圖案化第一矽層，以形成溝槽延伸穿過第一矽層。在一實施例中，對第二矽層進行製程，以形成MEMS元件之背板的步驟包括：減少第二矽層之厚度；以及接著形成多晶矽結構延伸穿過第二矽層。在一實施例中，對第二矽層進行製程，以形成微機電系統元件之背板的步驟包括：移除第二矽層以露出絕緣層；以及接著形成多晶矽結構於絕緣層上。在一實施例中，上述方法更包括將背板接合至互補式金氧半基板。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧元件
105、126、180、188‧‧‧基板
110‧‧‧MEMS元件
112‧‧‧半導體層
118、124‧‧‧圖案化之遮罩層
122‧‧‧導電結構
182‧‧‧接合結構
184、186‧‧‧接合層
190‧‧‧MLI結構
192‧‧‧垂直內連線
194‧‧‧水平內連線
196‧‧‧ILD層

Claims (11)

  1. 一種微機電系統元件的形成方法，包括：提供一絕緣層上矽基板，其中該絕緣層上矽基板之一第一矽層與一第二矽層之間隔有一絕緣層；對該第一矽層進行製程，以形成一微機電系統元件之一第一結構層；將該第一結構層接合至一基板；以及對該第二矽層進行製程，以形成該微機電系統元件之一第二結構層。
  2. 如申請專利範圍第1項所述之微機電系統元件的形成方法，其中該基板係一矽基板，且該矽基板以熔合接合法接合至該第一結構層。
  3. 如申請專利範圍第1項所述之微機電系統元件的形成方法，其中對該第二矽層進行製程，以形成該微機電系統元件之該第二結構層的步驟包括：減少該第二矽層的厚度；以及接著形成一導電結構延伸穿過該第二矽層。
  4. 如申請專利範圍第1項所述之微機電系統元件的形成方法，其中對該第二矽層進行製程，以形成該微機電系統元件之該第二結構層的步驟包括：移除該第二矽層以露出該絕緣層；以及接著形成一導電結構於該絕緣層上。
  5. 一種微機電系統元件的形成方法，包括：提供一絕緣層上矽基板，其中該絕緣層上矽基板之一第 一矽層與一第二矽層之間隔有一絕緣層；對該第一矽層進行製程，以形成一微機電系統元件之一背板；將該背板接合至一基板；以及對該第二矽層進行製程，以形成該微機電系統元件之一膜。
  6. 如申請專利範圍第5項所述之微機電系統元件的形成方法，其中對該第二矽層進行製程，以形成該微機電系統元件之該膜的步驟包括：減少該第二矽層的厚度；以及接著形成一多晶矽結構延伸穿過該第二矽層。
  7. 如申請專利範圍第5項所述之微機電系統元件的形成方法，其中對該第二矽層進行製程，以形成該微機電系統元件之該膜的步驟包括：移除該第二矽層，以露出該絕緣層；以及接著形成一多晶矽結構於該絕緣層上。
  8. 一種微機電系統元件的形成方法，包括：提供一絕緣層上矽基板，其中該絕緣層上矽基板之一第一矽層與一第二矽層之間隔有一絕緣層；對該第一矽層進行製程，以形成一微機電系統元件之一檢測塊；在對該第一矽層進行製程後，將該檢測塊接合至一矽基板；以及在接合該檢測塊後，對該第二矽層進行製程以形成該微 機電系統元件之一背板。
  9. 如申請專利範圍第8項所述之微機電系統元件的形成方法，其中對該第二矽層進行製程，以形成該微機電系統元件之該背板的步驟包括：減少該第二矽層之厚度；以及接著形成一多晶矽結構延伸穿過該第二矽層。
  10. 如申請專利範圍第8項所述之微機電系統元件的形成方法，其中對該第二矽層進行製程，以形成該微機電系統元件之該背板的步驟包括：移除該第二矽層以露出該絕緣層；以及接著形成一多晶矽結構於該絕緣層上。
  11. 如申請專利範圍第8項所述之微機電系統元件的形成方法，其中對該第一矽層與該第二矽層進行的製程包括：定義多個小感測溝槽。
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