TW201412028A - 用於符元重組解碼處理的系統及方法 - Google Patents

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Abstract

本發明相關於用於將作為資料處理的一部分的資料解碼演算法施用至解碼器輸入的不同旋轉或修改的系統及方法。

Description

用於符元重組解碼處理的系統及方法
本發明相關於用於符元重組解碼處理的系統及方法。
本發明相關於實施資料處理的系統及方法，且更具體地相關於作為資料處理的一部分之將資料解碼演算法施用至解碼器輸入的不同旋轉的系統及方法。
資料處理電路常包括資料偵測器電路及資料解碼器電路。在部分情形中，在企圖恢復原始寫入資料時，可能產生通過資料偵測器電路及資料解碼器電路二者的許多傳遞。通過資料偵測器電路及資料解碼器電路二者的各傳遞可能包括通過資料解碼器電路的許多迭代。在部分情形中，容許通過資料解碼器及資料偵測器電路的迭代次數可能不能產生正確結果。
因此，至少針對上述原因，在本技術中存在對資料處理之先進系統及方法的需求。
本發明相關於實施資料處理的系統及方法，且更具體地相關於作為資料處理的一部分之將資料解碼演算法施用至解碼器輸入的不同旋轉的系統及方法。
本發明的各種實施例提供包括資料解碼系統的資料處理系統。可操作該資料解碼系統以：使用第一修改演算法修改解碼器輸入，以產生第一經修改輸出；使用第二修改演算法修改該解碼器輸入，以產生第二經修改輸出；藉由資料解碼器電路將資料解碼演算法施用至該第一經修改輸出，以產生第一已解碼輸出；藉由該資料解碼器電路將該資料解碼演算法施用至該第二經修改輸出，以產生第二已解碼輸出；且基於至少部分該第二已解碼輸出的第一特徵及該第二已解碼輸出的第二特徵將該第一已解碼輸出的一者選擇為經選擇解碼結果。在本發明的部分實施例中，該資料解碼演算法係低密度奇偶檢查演算法。在部分情形中，將該資料處理系統實作為儲存裝置或接收裝置的一部分。在一或多個情形中，將該資料處理系統實作為積體電路的一部分。
在上文提及之實施例的部分實例中，該第一特徵係對應於該第一已解碼輸出的第一未滿足檢查數，且該第二特徵係對應於該第二已解碼輸出的第二未滿足檢查數。在部分此種實例中，更操作該資料解碼系統以：決定對應於該第一已解碼輸出的該第一未滿足檢查數；且決定對應於該第二已解碼輸出的該第二未滿足檢查數。在上文 提及之實例的部分情形中，選擇該第一已解碼輸出及該第二已解碼輸出之一者包括：當該第一未滿足檢查數少於該第二未滿足檢查數時，將該第一已解碼輸出選擇為該經選擇解碼結果；且當該第二未滿足檢查數少於該第一未滿足檢查數時，將該第二已解碼輸出選擇為該經選擇解碼結果。
在上文提及之實施例的各種實例中，更操作該資料解碼系統以：將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第一經修改輸出，以產生第三已解碼輸出；且將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第二經修改輸出，以產生第四已解碼輸出。
在上文提及之實施例的各種實例中，該解碼器輸入包括許多非二進位符元。在特定情形中，該等非二進位符元各者包括四個位元。在各種情形中，將該等非二進位符元中的位元配置成行，且該第一經修改輸出中的各非二進位符元包括來自連續行的位元。在一或多個情形中，該第二經修改輸出中的該等非二進位符元的至少一者包括來自非連續行的位元。在上文提及之實施例的一或多個實例中，該第一修改演算法係透通演算法，使得該第一經修改輸出與該解碼器輸入相同。在部分此種實例中，該第二修改演算法係旋轉演算法，使得該第二經修改輸出係該解碼器輸入的經旋轉版本。
本發明的其他實施例提供一種方法，包括： 使用修改演算法修改解碼器輸入，以產生經修改輸出；藉由資料解碼器電路將資料解碼演算法施用至該解碼器輸入，以產生第一已解碼輸出；藉由該資料解碼器電路將該資料解碼演算法施用至該經修改輸出，以產生第二已解碼輸出；且基於至少部分該第一已解碼輸出中的第一未滿足檢查數及該第二已解碼輸出中的第二未滿足檢查數將該第一已解碼輸出之一者選擇為經選擇解碼結果。在上文提及之實施例的部分實例中，該等方法更包括：將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第一經修改輸出，以產生第三已解碼輸出；且將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第二經修改輸出，以產生第四已解碼輸出。在上文提及之實施例的各種實例中，該等方法更包括：決定對應於該第一已解碼輸出的該第一未滿足檢查數；且決定對應於該第二已解碼輸出的該第二未滿足檢查數。在上文提及之實施例的部分特定實例中，該解碼器輸入包括許多非二進位符元，並將該等非二進位符元中的位元配置成行。在部分此種實例中，該該經修改輸出中的各非二進位符元包括來自非連續行的位元。
發明內容僅提供本發明之部分實施例的總體綱要。本發明的許多其他目的、特性、優點、及其他實施例將從以下詳細描述、隨附的申請專利範圍、及隨附圖式變得更明顯。
100‧‧‧資料處理電路
108‧‧‧類比輸入
110‧‧‧類比前端電路
112‧‧‧經處理類比訊號
115‧‧‧類比至數位轉換器電路
117‧‧‧數位樣本
120‧‧‧等化器電路
122‧‧‧經等化輸出
125‧‧‧資料偵測器電路
127‧‧‧經偵測輸出
129‧‧‧經偵測輸入
152、182‧‧‧已解碼輸出
154‧‧‧解碼器輸出
156、187
220、320‧‧‧解碼器輸入
160‧‧‧中央佇列記憶體電路
175‧‧‧樣本緩衝器電路
176‧‧‧控制輸出
177‧‧‧經緩衝資料
180‧‧‧硬式判斷輸出電路
181‧‧‧已旋轉解碼器輸入
183‧‧‧第一旋轉解碼器輸入
184‧‧‧資料輸出
189‧‧‧資料解碼系統
190‧‧‧資料處理控制器電路
191‧‧‧保留訊號
192‧‧‧延遲處理輸入
194、197‧‧‧分組電路
195‧‧‧延遲處理訊號
196‧‧‧資料解碼器電路
198‧‧‧分組選擇器電路
200、210
310‧‧‧陣列
315‧‧‧箭路
320‧‧‧資料集
500‧‧‧儲存系統
501‧‧‧寫入資料
503‧‧‧讀取資料
510‧‧‧讀取通道電路
520‧‧‧介面控制器
566‧‧‧硬碟控制器
568‧‧‧馬達控制器
570‧‧‧前置放大器
572‧‧‧轉軸馬達
576‧‧‧讀/寫磁頭配件
578‧‧‧磁碟盤
600‧‧‧資料傳輸系統
610‧‧‧發射器
620‧‧‧接收器
630‧‧‧傳輸媒體
本發明之各種實施例的進一步理解可能藉由參考描述在本說明書之其餘部分中的圖式而實現。在該等圖式中，相似的參考數字通篇使用在數個圖式中以參考相似組件。在部分實例中，將由小寫字母組成的子標記與參考數字關聯以指示多個相似組件之一者。當參考至參考數字但未具體參考至既存子標記時，意圖參考所有此種多個相似組件。
圖1描畫根據本發明的部分實施例之具有解碼器輸入旋轉電路的資料處理電路；圖2-3顯示可能相關於本發明之各種實施例使用的解碼器輸入之二種不同旋轉的範例；圖4a-4c係顯示根據本發明的部分實施例之用於旋轉輸入解碼處理的方法的流程圖；圖5顯示根據本發明的一或多個實施例之包括具有解碼器輸入旋轉電路的讀取通道的儲存裝置；且圖6顯示根據本發明的部分實施例之包括具有解碼器輸入旋轉電路的接收器的資料傳輸裝置。
本發明相關於實施資料處理的系統及方法，且更具體地相關於作為資料處理的一部分之將資料解碼演算法施用至解碼器輸入的不同旋轉的系統及方法。
本發明的各種實施例提供當期望延遲處理時 修改資料解碼處理。此種延遲處理在資料處理電路的處理需求降低發生時完成，從而容許將其他未使用處理資源的應用使用在先前未收斂資料集上。資料處理電路的此種處理需求降低可能，例如，由於當存取來自儲存媒體的資料或導致傳入資料解碼處理的資料量降低之資料傳輸裝置的傳輸結束時在軌上的改變而發生。基於本文提供的揭示，熟悉本技術的人士將認知可能導致資料處理電路低度使用的各式各樣情景。也應注意也可能將此申請書中討論的經改良解碼處理應用在不包含低度使用的情況中。
在本發明的特定實施例中，將資料處理施用至給定資料集，直到該處理收斂(亦即，到達正確結果)或符合逾時條件。當符合逾時條件時，可能將該資料集保持至當額外處理時間及/或資源可用時的稍後時間。此額外處理時間可能係，但未受限於，軌改變。一旦有額外處理時間可用，將資料解碼演算法施用至第一旋轉中的解碼器輸入以產生第一已解碼輸出。也將資料解碼演算法施用至第二旋轉中的解碼器輸入以產生第二已解碼輸出。作為一範例，第一旋轉中的解碼器輸入可能係具有藉由下列方程式描述之非二進位符元的非二進位解碼器輸入，各符元包括元素：Symboli={Elementrow+i,column,Elementrow+i+1,column,Elementrow+i,column+1,Elementrow+i+1,column+1}，其中該列及行指示符元之元素相關於將碼字配置於其中之陣列的位置。相似地，第二旋轉中的解碼器輸入係與 之前相同的解碼器輸入，僅在分組上不同。例如，第二旋轉中的解碼器輸入可能係具有藉由下列方程式描述之非二進位符元的非二進位解碼器輸入，各符元包括元素：Symboli={Elementrow+i+1,column,Elementrow+i+2,column,Elementrow+i+1,column+1,Elementrow+i+2,column+1}。
應注意當上文提及的方程式隱含四位元符元時，可能將其他位元數使用為符元尺寸。將殘留在第一解碼器輸出中的未滿足檢查數與殘留在第二解碼器輸出中的該數比較。當殘留在第二解碼器輸出中的未滿足檢查數大於殘留在第一解碼器輸出中的該數時，針對未來處理選擇第一解碼器輸出。否則，選擇第二解碼器輸出。如本文所使用的，術語「旋轉」、「旋轉中」、「旋轉」係以最廣泛的意義使用，以表示資料集的任何重配置。作為一範例，此種旋轉中或旋轉包括重組符元。在一特定情形中，使用二種不同的符元分組-一種使用跨越連續行的標準分組，及第一符元包括來自一行的部分位元及來自非連續符元之部分位元的另一種。基於本文提供的揭示，熟悉本技術的人士將認知可能被視為係在本發明的範圍內之旋轉的各式各樣修改。
轉至圖1，顯示根據本發明的部分實施例之具有解碼器輸入旋轉電路的資料處理電路100。資料處理電路100包括接收類比輸入108的類比前端電路110。類比前端電路110處理類比輸入108並將已處理類比訊號112提供至類比至數位轉換器電路115。如本技術中已為人所 知的，類比前端電路110可能包括，但未受限於，類比濾波器及放大器電路。基於本文提供的揭示，熟悉本技術的人士將認知可能包括為類比前端電路110之一部分的各式各樣電路。在部分情形中，類比輸入108可能源自相關於儲存媒體(未圖示)設置的讀/寫磁頭配件(未圖示)。在其他情形中，類比輸入108源自可操作以接收來自傳輸媒體(未圖示)之訊號的接收器電路(未圖示)。該傳輸媒體可能係有線或無線的。基於本文提供的揭示，熟悉本技術的人士將認知類比輸入308可能所源自的各式各樣來源。
類比至數位轉換器電路115將經處理類比訊號112轉換為對應的一系列數位樣本117。類比至數位轉換器電路115可能係本技術中已為人所知之能產生對應於類比輸入訊號之數位樣本的任何電路。基於本文提供的揭示，熟悉本技術的人士將認知可能相關於本發明之不同實施例使用的各式各樣類比至數位轉換器電路。將數位樣本117提供至等化器電路120。等化器電路120將等化演算法施用至數位樣本117，以產生經等化輸出122。在本發明的部分實施例中，如本技術中為人所知的，等化器電路120係數位有限脈衝響應濾波器電路。
將經等化輸出122提供至資料偵測器電路125及樣本緩衝器電路175二者。樣本緩衝器電路175將經等化輸出122儲存為用於經由資料偵測器電路125在後續迭代中使用的經緩衝資料177。資料偵測器電路125可能係 在本技術中已為人所知之能產生經偵測輸出127的任何資料偵測器電路。作為部分範例，如本技術中為人所知的，資料偵測器電路125可能係，但未受限於，維特比演算法偵測器電路或最大後驗偵測器電路。值得注意的，通用片語「維特比資料偵測演算法」或「維特比演算法資料偵測器電路」係以最廣泛的意義使用，以表示任何維特比偵測演算法或維特比演算法偵測器電路，或包括，但未受限於，雙向維特比偵測演算法或雙向維特比演算法偵測器電路之彼等的變化。又，通用片語「最大後驗資料偵測演算法」或「最大後驗資料偵測器電路」係以最廣泛的意義使用，以表示任何最大後驗偵測演算法或偵測器電路，或包括，但未受限於，經簡化最大後驗資料偵測演算法、最大記錄最大後驗資料偵測演算法、或對應偵測器電路之彼等的變化。基於本文提供的揭示，熟悉本技術的人士將認知可能相關於本發明之不同實施例使用的各式各樣資料偵測器電路。經偵測輸出127可能包括硬式判斷及軟式判斷二者。術語「硬式判斷」及「軟式判斷」係以最廣泛的意義使用。特別係「硬式判斷」係指示期望原始輸入值(，例如，二進位「1」或「0」，或非二進位數位值)的輸出，且「軟式判斷」指示對應硬式判斷正確的可能性。基於本文提供的揭示，熟悉本技術的人士將認知可能相關於本發明之不同實施例使用的各式各樣硬式判斷及軟式判斷。
將經偵測輸出127提供至操作以緩衝在資料偵測器電路125及資料解碼系統189之間傳送的資料的中 央佇列記憶體電路160。在部分情形中，中央佇列記憶體電路160包括在本技術中已為人所知的交錯(亦即，資料變換)及解交錯(亦即，資料解變換)電路。當資料解碼系統189可用時，資料解碼系統189從中央佇列記憶體電路160將經偵測輸出127存取為解碼器輸入156。資料解碼系統189將解碼器輸入156提供至分組電路194及分組電路197。
分組電路194提供其係解碼器輸入156之第一旋轉的第一旋轉解碼器輸入183。在本發明的一特定實施例中，該第一旋轉係非旋轉。在此種情形中，分組電路194係將解碼器輸入156提供為第一旋轉解碼器輸入183的透通電路。在圖2a-2c中描述未旋轉之解碼器輸入的範例，其中依據下列方程式描述傳至該資料解碼器電路的符元：Symboli={Elementrow+i,column,Elementrow+i+1,column,Elementrow+i,column+1,Elementrow+i+1,column+1}，其中該列及行指示符元之元素相關於將碼字配置於其中之陣列的位置。再次，應注意當上文提及的方程式隱含四位元符元時，可能將其他位元數使用為符元尺寸。此種非旋轉解碼器輸入的特徵係列中的第一符元包括來自連續行的元素。
分組電路197提供其係解碼器輸入156之第二旋轉的第二旋轉解碼器輸入181。在本發明的一特定實施例中，該第二旋轉係移位旋轉。在圖3a-3d中描述具有 此種移位旋轉之解碼器輸入的範例，其中依據下列方程式描述傳至該資料解碼器電路的符元：Symboli={Elementrow+i+1,column,Elementrow+i+2,column,Elementrow+i+1,column+1,Elementrow+i+2,colunm+1}。
再次，應注意當上文提及的方程式隱含四位元符元時，可能將其他位元數使用為符元尺寸。此種旋轉解碼器輸入的特徵係列中的第一符元包括來自從旋轉或移位產生之非連續行的元素。此移位持續地跨越給定列中的後續符元。
在藉由延遲處理訊號195之解發佈所指示的標準處理期間，分組選擇器電路198將第一旋轉解碼器輸入183選擇為解碼器輸入187。每當解發佈延遲處理輸入192時，可操作資料處理控制器電路190以解發佈延遲處理訊號195，並在發佈延遲處理輸入192時發佈延遲處理訊號195。
可操作資料解碼器電路196以將資料解碼演算法施用至解碼器輸入187，以產生已解碼輸出152。與經偵測輸出127相似，已解碼輸出152可能包括硬式判斷及軟式判斷二者。例如，資料解碼器電路196可能係在本技術中已為人所知之能將解碼演算法施用至已接收輸入的任何資料解碼器電路。如在本技術中已為人所知的，資料解碼器電路196可能係，但未受限於，低密度奇偶檢查(LDPC)解碼器電路或里德所羅門(Reed Solomon)解碼器電路。基於本文提供的揭示，熟悉本技術的人士將認 知可能相關於本發明之不同實施例使用的各式各樣資料解碼器電路。當恢復原始資料(亦即，資料解碼演算法收斂)或逾時情況發生時，將已解碼輸出152儲存至包括在硬式判斷輸出電路180中的記憶體。依次地，硬式判斷輸出電路180將已收斂已解碼輸出152作為資料輸出184提供至接收方(未圖示)。該接收方可能係，例如，可操作以接收已處理資料集的介面電路。基於本文提供的揭示，熟悉本技術的人士將認知可能相關於本發明之不同實施例使用的各式各樣接收方。當原始資料未在逾時情況之前恢復時(亦即，資料解碼演算法無法收斂)，已解碼輸出152如下文所更具體地討論地指示該資料係不可使用的，並將資料輸出184相似地識別為不可使用的。
可能努力地產生通過資料偵測器電路125及資料解碼器電路196之組合的一或多個迭代，以在原始寫入資料集上收斂。將通過資料偵測器電路及資料解碼器電路二者的處理稱為「整體迭代」。相反地，將通過資料解碼器電路的各傳遞稱為「區域迭代」。針對第一整體迭代，資料偵測器電路125不使用來自已解碼輸出的引導將資料偵測演算法施用至經等化輸出122。針對後續整體迭代，如藉由已解碼輸出152所引導的，資料偵測器電路125將資料偵測演算法施用至經緩衝資料177。將已解碼輸出152作為解碼器輸出154儲存至中央佇列記憶體電路160，並作為偵測器輸入129從中央佇列記憶體電路160提供。
在各整體迭代期間，資料解碼器電路196可能產生包括將資料解碼演算法應用至解碼器輸入156的一或多個區域迭代。針對第一區域迭代，資料解碼器電路196未使用來自已解碼輸出152的引導施用資料解碼器演算法。針對後續區域迭代，如藉由先前已解碼輸出152所引導地，資料解碼器電路196將資料解碼演算法施用至解碼器輸入156。所容許的區域迭代數可能係，例如，十。基於本文提供的揭示，熟悉本技術的人士將認知可能依據本發明之不同實施例容許各式各樣不同的區域迭代數。當通過資料解碼器電路196的區域迭代數超過容許，但決定在該資料集的標準處理期間容許至少一額外整體迭代時，將已解碼輸出152作為已解碼輸出154提供回中央佇列記憶體電路160。將已解碼輸出154保持在中央佇列記憶體電路160中，直到資料偵測器電路125變為可用，以實施額外處理。
相反地，當通過資料解碼器電路196的區域迭代數超過容許，並決定已超過該資料集的可容許整體迭代數及/或用於終結該特定資料集之處理的逾時或記憶體使用呼叫時，資料集的標準處理結束並將已解碼輸出提供為具有該輸出係不可使用之指示的資料輸出152。在資料集的標準處理已結束的此種情形中，將未收斂資料集(亦即，提供為資料輸出152的資料集)儲存在硬式判斷輸出電路180的記憶體中，並在樣本緩衝器電路175中將對應於未收斂資料集的樣本資料(亦即，保持在樣本緩衝器電 路175中的樣本資料)至少維持等待藉由延遲處理輸入192的發佈之延遲處理的指示的一已界定週期。此外，如藉由保留訊號191之發佈所指示的，針對延遲處理識別未收斂資料集及對應樣本資料。再次，藉由延遲處理輸入192的發佈發訊延遲處理。
在如藉由延遲處理輸入192之發佈所指示的延遲處理期間，如藉由來自資料處理控制器電路190的控制輸出176所指示的，存取對應於保留在樣本緩衝器電路175中之先前未收斂資料集的該等樣本資料集之一者。此外，資料處理控制器電路190將延遲處理訊號195發佈至資料解碼系統189及硬式判斷輸出電路180。資料偵測器電路125將資料偵測演算法重施用至針對延遲處理識別並如藉由控制輸出176所指示地存取的樣本集，以產生經偵測輸出127。將經偵測輸出127儲存至中央佇列記憶體電路160。
一旦資料解碼系統189變為可用，資料解碼系統189從中央佇列記憶體電路160將經偵測輸出127存取為解碼器輸入156。此外，資料解碼系統189存取先前儲存至硬式判斷輸出電路180之記憶體的對應已解碼輸出182。在第一傳遞時，分組選擇器電路198將第一旋轉解碼器輸入183選擇為解碼器輸入187，且資料解碼器電路196將資料解碼演算法施用至解碼器輸入187以產生作為解碼器輸入154儲存回中央記憶體佇列160的第一已解碼輸出。在第二傳遞時，分組選擇器電路198將第二旋轉解 碼器輸入181選擇為解碼器輸入187，且資料解碼器電路196將資料解碼演算法施用至解碼器輸入187以產生作為解碼器輸入154儲存回中央記憶體佇列160的第二已解碼輸出。
然後資料解碼系統189決定第一已解碼輸出中的第一未滿足檢查數，及第二已解碼輸出中的第二未滿足檢查數。然後資料解碼系統189比較第一未滿足檢查數及第二未滿足檢查數。當與未旋轉解碼器輸入183關聯的第一未滿足檢查數少於與已旋轉解碼器輸入181關聯的第二未滿足檢查數時，保留第一已解碼輸出以在導引未來資料偵測及/或資料解碼時使用時使用。否則，保留第二已解碼輸出以在導引未來資料偵測及/或資料解碼時使用。
當容許通過資料解碼器電路196的另一區域迭代時，藉由先前保留的資料解碼結果導引上文提及之將資料解碼演算法施用至未旋轉解碼器輸入183及施用至已旋轉解碼器輸入181的處理。重複此處理直到第一已解碼輸出或第二已解碼輸出的任一者收斂、用於目前整體迭代的最大區域迭代數已完成、或符合逾時條件。當符合逾時條件時，回報錯誤。當最大整體迭代數已耗盡時，可能符合錯誤條件。基於本文提供的揭示，熟悉本技術的人士將認知在其中可能視為已符合逾時條件的各式各樣情況。當已符合最大區域迭代數時，將資料偵測演算法施用至藉由該保留結果導引之來自樣本緩衝器電路175的資料輸入，且解碼處理再度開始。當第一已解碼輸出或第二已解碼輸 出的任一者收斂時，將收斂結果提供為資料輸出。
轉至圖2a-2c，顯示可能相關於本發明的各種實施例使用之未旋轉解碼器輸入的範例。圖2a圖形地描繪對應於源自經偵測輸出之範例資料集的陣列200。如圖所示，陣列200係具有十(10)列及十八(18)行的二維陣列。如圖所示，在代表未旋轉解碼器輸入的陣列210中，將表現在陣列200中的資料集組織成藉由行數(SymA-SymI)及列數(Sym1-Sym5)指定的四位元符元。該等四位元符元各者依據下列方程式描述：Symboli={Elementrow+i,column,Elementrow+i+1,column,Elementrow+i,column+1,Elementrow+i+1,column+1}，其中該列及行指示符元之元素相關於將碼字配置於其中之陣列的位置。應注意當上文提及的方程式及圖式導向四位元符元時，可能將其他位元數使用為符元尺寸。此種非旋轉解碼器輸入的特徵係列中的第一符元包括來自連續行的元素(例如，將行A、B指定為SymB)。此對準以次一符元曳自次一連續行的方式持續跨越該列(例如，將行C、D指定為SymB；行E、F指定為SymC；行G、H指定為SymD、行I、J指定為SymE；行K、L指定為SymF；行M、N指定為SymG；行O、P指定為SymH；並將行Q、R指定為SymI)。如圖2c所示，將此等符元依序作為解碼器輸入220提供至資料解碼器電路。
轉至圖3a-3d，顯示可能相關於本發明的各種實施例使用之旋轉解碼器輸入的範例。圖3a圖形地描畫 對應於源自與上文討論之顯示在於圖2a中的已解碼輸出相同之已解碼輸出的範例資料集的陣列200。再次，陣列200係具有十(10)列及十八(18)行的二維陣列。如圖所示，在代表旋轉解碼器輸入的陣列310中，將表現在陣列200中的資料集組織成藉由行數(SymA-SymI及X)及列數(Sym1-Sym5)指定的四位元符元。該等四位元符元各者依據下列方程式描述：Symboli={Elementrow+i+1,column,Elementrow+i+2,column,Elementrow+i+1,column+1,Elementrow+i+2,column+1}。
應注意當上文提及的方程式隱含四位元符元時，可能將其他位元數使用為符元尺寸。此種旋轉解碼器輸入的特徵係列中的第一符元包括來自非連續行的元素(例如，將行R、A指定為SymA)。特別係將識別為X的最未行使用為如箭號315指示的第一行，並將所有其他行向右偏移一行。此對準以次一符元曳自次一連續行的方式持續跨越該列(例如，例如，行B、C指定為SymB；行D、E指定為SymC；行F、G指定為SymD；行H、I指定為SymE；行J、K指定為SymF；行L、M指定為SymG；行N、O指定為SymH；並將行P、Q指定為SymI)。圖3c顯示將最未行旋轉為第一行以包括在SymA中的資料集320。如組織在資料集320中的符元代表旋轉解碼器輸入。如圖3d所示，將資料集320中的符元依序作為解碼器輸入330提供至資料解碼器電路。
轉至圖4a-4c，流程圖400、445、470顯示依 據本發明的部分實施例之用於雙二進位或非二進位解碼處理的方法。轉至圖4a並追蹤流程圖400，接收類比輸入(區塊405)。類比輸入可能源自，例如，儲存媒體或資料傳輸通道。基於本文提供的揭示，熟悉本技術的人士將認知各式各樣類比輸入源。將類比輸入轉換為一系列數位樣本(區塊410)。如本技術中已為人所知的，此轉換可能使用類比至數位轉換器電路或系統完成。值得注意的，可能使用在本技術中已為人所知之能將類比訊號轉換為代表該已接收類比訊號之一系列數位值的任何電路。將產生的數位樣本等化，以產生經等化輸出(區塊415)。在本發明的部分實施例中，如本技術中為人所知的，等化係使用數位有限脈衝響應電路完成。基於本文提供的揭示，熟悉本技術的人士將認知根據本發明的不同實施例之可能用於取代此種數位有限脈衝響應電路以實施等化的各式各樣等化器電路。緩衝該經等化輸出(區塊420)。
決定是否期望延遲處理(區塊425)。當資料處理電路的處理需求降低發生時，選擇此種延遲處理。例如，因為當讀取儲存媒體或資料傳輸裝置的傳輸結束時在軌上的改變，處理需求中的此種降低可能發生。基於本文提供的揭示，熟悉本技術的人士將認知可能導致資料處理電路低度使用的各式各樣情景。
當不期望延遲處理時(區塊425)，施用標準處理。此標準處理包括從該緩衝器選擇用於處理的次一經等化輸出(區塊430)。此選擇可能依據本技術中已為人 所知的任何資料處理電路選擇演算法完成。將資料偵測演算法施用至該已選擇經等化輸出，以產生經偵測輸出(區塊435)，並將經偵測輸出(或其衍生)儲存至中央記憶體電路(區塊440)。然後可能針對標準處理的效能從中央記憶體存取此儲存資料(流程圖445)。此標準處理依據圖4b的流程圖445完成。
當期望延遲處理時(區塊425)，施用延遲處理。此延遲處理包括從該緩衝器選擇用於處理的次一延遲處理經等化輸出(區塊450)。該延遲處理經等化輸出係選自無法在標準處理期間收斂的一或多個資料集。將待施用至目前處理資料集的殘餘整體迭代數設定成等於延遲整體最大值(區塊480)。在本發明的部分實施例中，延遲整體最大值係二十(20)。將資料偵測演算法施用至該已選擇延遲處理經等化輸出，以產生經偵測輸出(區塊485)，並將經偵測輸出(或源自其的資料集)儲存至中央記憶體電路(區塊490)。在部分情形中，該經偵測輸出的儲存衍生係該經偵測輸出的交錯或變換版本。然後可能針對延遲處理的效能從中央記憶體存取此儲存資料(圖4c的流程圖495)。
轉至圖4b，流程圖445顯示上文提及之標準處理的實作。跟隨流程圖445，決定解碼器電路是否可用以處理先前儲存的經偵測輸出(區塊401)。當解碼器電路可用時(區塊401)，選擇用於處理之經偵測輸出的次一衍生並從中央記憶體電路存取(區塊406)。藉由資料 解碼器電路將資料解碼演算法的第一區域迭代施用至該經選擇經偵測輸出，以產生已解碼輸出(區塊411)。在本發明的部分實施例中，未使用任何旋轉地處理該經選擇經偵測輸出。在圖2a-2c中描述未旋轉之解碼器輸入的範例，其中依據下列方程式描述傳至該資料解碼器電路的符元：Symboli={Elementrow+i,column,Elementrow+i+1,column,Elementrow+i,column+1,Elementrow+i+1,colunm+1}，其中該列及行指示符元之元素相關於將碼字配置於其中之陣列的位置。再次，應注意當上文提及的方程式隱含四位元符元時，可能將其他位元數使用為符元尺寸。此種非旋轉解碼器輸入的特徵係列中的第一符元包括來自連續行的元素。
然後決定已解碼輸出是否收斂(亦即，產生正確結果)(區塊416)。當已解碼輸出收斂時(區塊416)，將已解碼輸出提供至硬式判斷輸出緩衝器(區塊421)。然後決定該硬式判斷緩衝器是否準備好卸載(區塊456)。在部分情形中，在先前將最近完成的解碼輸出提供為資料輸出之後，當其係次一已解碼輸出時，該硬式判斷緩衝器準備好卸載。當硬式判斷輸出緩衝器準備好卸載時(區塊456)，將保持在硬式判斷輸出緩衝器中的所有連續已解碼輸出作為資料輸出提供至接收方裝置(區塊461)。基於本文提供的揭示，熟悉本技術的人士將認知可能相關於本發明之不同實施例使用的各式各樣接收方裝 置。
或者，當非二進位已解碼輸出無法收斂時(區塊416)，決定區域迭代計數是否超過區域迭代限制(區塊426)。此區域迭代限制可能係，例如，十(10)次區域迭代。當區域迭代數尚未超過時(區塊426)，針對藉由先前產生之已解碼輸出指引的後續區域迭代，將資料解碼演算法重施用至目前處理資料集，以產生已更新已解碼輸出(區塊431)。然後重複在區塊416開始的處理。
或者，當已超過用於目前處理整體迭代的區域迭代數時(區塊426)，決定最大整體迭代數是否已施用至目前處理資料集(區塊436)。當，例如，逾時條件已發生或已超過記憶體使用限制時，可能完成整體迭代數。當整體迭代未完成時(區塊436)，當已解碼輸出在後續整體迭代中等待處理時，將其作為標準輸出儲存至中央記憶體(區塊441)。或者，當整體迭代完成時(區塊436)，針對延遲處理識別目前處理資料集(亦即，在延遲處理週期期間的處理)(區塊446)，並將非二進位已解碼輸出提供為標記為不可使用的資料輸出(區塊451)。
轉至圖4c，流程圖495顯示上文提及之延遲處理的實作。跟隨流程圖495，決定解碼器電路是否可用以處理先前儲存的經偵測輸出(區塊402)。當解碼器電路可用時(區塊402)，針對處理選擇針對延遲處理產生 的經偵測輸出(亦即，針對區塊446中的延遲處理識別)的次一衍生並從中央記憶體電路存取(區塊407)。根據第一分組將經偵測輸出之已存取衍生分組以產生第一分組解碼器輸入(區塊412)。在本發明的部分實施例中，第一分組係未旋轉分組。在圖2a-2c中描述未旋轉之解碼器輸入的範例，其中依據下列方程式描述傳至該資料解碼器電路的符元：Symboli={Elementrow+i,column,Elementrow+i+1,column,Elementrow+i,column+1,Elementrow+i+1,column+1}，其中該列及行指示符元之元素相關於將碼字配置於其中之陣列的位置。再次，應注意當上文提及的方程式隱含四位元符元時，可能將其他位元數使用為符元尺寸。此種非旋轉解碼器輸入的特徵係列中的第一符元包括來自連續行的元素。然後將資料解碼演算法施用至藉由先前選擇的解碼結果導引的第一分組解碼器輸入，以產生第一已解碼輸出(區塊417)。針對延遲處理的第一區域迭代，先前選擇的解碼結果係從區塊451儲存在輸出緩衝器中的已解碼輸出。針對後續區域迭代，先前選擇的解碼結果係從根據第一分組旋轉的解碼器輸入產生的已解碼輸出(區塊482)或從根據第二分組旋轉之解碼器輸入產生的已解碼輸出(區塊477)之其中一者的經選擇一者。
決定第一已解碼輸出是否收斂(亦即，產生正確結果)(區塊422)。當第一已解碼輸出收斂時(區塊422)，將第一已解碼輸出提供為資料輸出且在後續資 料集上操作的另一整體迭代開始(區塊432)。否則，當第一已解碼輸出無法收斂時(區塊422)，儲存第一已解碼輸出以供未來使用(區塊427)。可能將第一已解碼輸出儲存在，例如，輸出緩衝器、中央記憶體緩衝器、或輸入緩衝器的未使用部分中。此外，決定第一已解碼輸出中的第一未滿足檢查數(例如，保持未滿足之同位方程式)(區塊437)。此可能藉由計數第一已解碼輸出中之仍保持未滿足的奇偶檢查方程式數而完成。
其次，根據第二分組將經偵測輸出之已存取衍生分組以產生第二分組解碼器輸入(區塊442)。在本發明的部分實施例中，第二分組係旋轉分組。在圖3a-3d中描述具有旋轉之解碼器輸入的範例，其中依據下列方程式描述傳至該資料解碼器電路的符元：Symboli={Elementrow+i+1,column,Elementrow+i+2,column,Elementrow+i+1,column+1,Elementrow+i+2,column+1}。
再次，應注意當上文提及的方程式隱含四位元符元時，可能將其他位元數使用為符元尺寸。此種旋轉解碼器輸入的特徵係列中的第一符元包括來自從旋轉或移位產生之非連續行的元素。此移位持續地跨越給定列中的後續符元。然後將資料解碼演算法施用至藉由先前選擇的解碼結果導引的第二分組解碼器輸入，以產生第二已解碼輸出(區塊447)。針對延遲處理的第二區域迭代，先前選擇的解碼結果係從區塊451儲存在輸出緩衝器中的已解碼輸出。針對後續區域迭代，先前選擇的解碼結果係從根據第 一分組旋轉的解碼器輸入產生的已解碼輸出(區塊482)或從根據第二分組旋轉之解碼器輸入產生的已解碼輸出(區塊477)之其中一者的經選擇一者。
決定第二已解碼輸出是否收斂(亦即，產生正確結果)(區塊452)。當第二已解碼輸出收斂時(區塊452)，將第二已解碼輸出提供為資料輸出且在後續資料集上操作的另一整體迭代開始(區塊462)。否則，當第二已解碼輸出無法收斂時(區塊452)，儲存第二已解碼輸出以供未來使用(區塊457)。可能將第二已解碼輸出儲存在，例如，輸出緩衝器、中央記憶體緩衝器、或輸入緩衝器的未使用部分中。此外，決定第一已解碼輸出中的第二未滿足檢查數(例如，保持未滿足之同位方程式)(區塊437)。此可能藉由計數第二已解碼輸出中之仍保持未滿足的奇偶檢查方程式數而完成。
決定第二未滿足檢查數是否大於第一未滿足檢查數(區塊472)。當第二未滿足檢查數大於第一未滿足檢查數時(區塊472)，將來自區塊417的第一已解碼輸出選擇為經選擇解碼結果(區塊482)。否則，當第二未滿足檢查數不大於第一未滿足檢查數時(區塊472)，將來自區塊447的第二已解碼輸出選擇為經選擇解碼結果(區塊477)。
然後決定是否容許另一區域迭代(區塊487)。當容許另一區域迭代時(區塊487)，使用新選擇的解碼結果重複在區塊412開始的處理。否則，當不容 許另一區域迭代時(區塊487)，決定是否容許另一整體迭代(區塊492)。當不容許另一整體迭代時(區塊492)，指示錯誤且在後續資料集上的處理開始(區塊499)。否則，當容許另一整體迭代時(區塊492)，將資料偵測演算法施用至藉由該經選擇解碼結果導引的該經選擇延遲處理經等化輸出，以產生已更新經偵測輸出(區塊497)，並對相同資料集重開始在區塊402開始的處理。
應注意可能將在上述應用中討論的各種區塊連同其他功能實作在積體電路中。此種積體電路可能包括給定區塊、系統、或電路的所有功能，或僅係該區塊、系統、或電路的子集。另外，該等區塊、系統、或電路的元件可能跨越多個積體電路實作。此種積體電路可能係在本技術中已為人所知的任何種類的積體電路，包括，但未受限於，單石積體電路、覆晶積體電路、多晶片模組積體電路、及/或混合訊號積體電路。也應注意可能將本文討論的該等區塊、系統、或電路的各種功能實作為軟體或韌體的其中一者。在部分此種情形中，整體系統、區塊、或電路可能使用其軟體或韌體等效物實作。在其他情形中，可能將給定系統、區塊、或電路的一部分實作為軟體或韌體，同時將其他部分實作為硬體。
轉至圖5，顯示根據本發明的部分實施例之包括具有解碼器輸入旋轉電路的讀取通道電路510的儲存系統500。儲存系統500可能係，例如，硬碟驅動器。儲存 系統500也包括前置放大器570、介面控制器520、硬碟控制器566、馬達控制器568、轉軸馬達572、磁碟盤578、及讀/寫磁頭配件576。介面控制器520控制資料至磁碟盤578及來自其之資料的定址及時序。磁碟盤578上的資料係由磁訊號群組組成，當將讀/寫磁頭配件576適當地定位在磁碟盤578上方時，其可能藉由該配件偵測。在一實施例中，磁碟盤578包括依據縱向或垂直記錄設計的其中一者記錄的磁訊號。
在典型讀取操作中，讀/寫磁頭配件576藉由馬達控制器568準確地定位在磁碟盤578上的期望資料軌上方。馬達控制器568在硬碟控制器566的指導下藉由將讀/寫磁頭配件移至磁碟盤578上的適當資料軌，相關於磁碟盤578定位讀/寫磁頭配件576並驅動轉軸馬達572二者。轉軸馬達572以已決定旋轉速率(RPMs)旋轉磁碟盤578。當磁碟盤578藉由轉軸馬達572旋轉時，一旦將讀/寫磁頭配件578定位成相鄰於適當資料軌，藉由讀/寫磁頭配件576感測代表在磁碟盤578上的資料的磁訊號。將經感測磁訊號提供為代表在磁碟盤578上之磁資料的連續、小類比訊號。經由前置放大器570將此小類比訊號從讀/寫磁頭配件576轉移至讀取通道電路510。可操作前置放大器570以將存取自磁碟盤578的小類比訊號放大。依次地，讀取通道電路510解碼並數位化已接收類比訊號，以重產生原本寫至磁碟盤578的資訊。將此資料作為讀取資料503提供至接收電路。寫入操作以將寫入資料 501提供至讀取通道電路510的方式與上述讀取操作實質相反。然後將此資料編碼並寫至磁碟盤578。
在操作期間，從磁碟盤578感測資料並使用標準處理處理。此種標準處理可能使用解碼器輸入的一次旋轉完成。在部分情形中，使用標準處理處理的一或多個資料集無法收斂。在此種情形中，將未收斂資料集提供為具有該未收斂資料集係不可使用之指示的輸出，並在延遲處理週期期間針對額外處理將未收斂資料集連同對應的未偵測/解碼資料集保持在資料處理系統中。此延遲處理週期可能係，例如，當將讀/寫磁頭配件576從目前軌移至另一軌時的時間週期。在此延遲處理週期期間，針對重處理存取未收斂資料集及對應未偵測/解碼資料集的組合。該重處理包括以原始旋轉在解碼器輸入上實施資料解碼，以產生第一已解碼輸出，並以另一旋轉在解碼器輸入上實施資料解碼，以產生第二已解碼輸出。將殘留在第一解碼器輸出中的未滿足檢查數與殘留在第二解碼器輸出中的該數比較。當殘留在第二解碼器輸出中的未滿足檢查數大於殘留在第一解碼器輸出中的該數時，針對未來處理選擇第一解碼器輸出。否則，選擇第二解碼器輸出。在本發明的部分實施例中，可能使用與相關於圖1於上文討論之資料處理電路相似的資料處理電路，且/或該處理可能與相關於圖4a-4c於上文討論的處理相似地完成。
應注意可能將儲存系統500整合入更大的儲存系統中，諸如，RAID(廉價磁碟冗餘陣列或獨立磁碟 冗餘陣列)為基的儲存系統。此種RAID儲存系統經由冗餘性，將多個磁碟組合為邏輯單元而增加穩定性及可靠性。資料可能根據各式各樣的演算法分散在包括在RAID儲存系統中的許多磁碟，並藉由作業系統存取，彷彿其係單一磁碟。例如，可能將資料鏡射至RAID儲存系統中的多個磁碟，或可能使用許多技術切片或散佈至多個磁碟。若RAID儲存系統中的少數磁碟故障或變得不可用，可能使用錯誤校正技術以基於該資料的殘餘部分從RAID儲存系統中的其他磁碟重產生遺失資料。RAID儲存系統中的磁碟可能係，但未受限於，獨立儲存系統，諸如，儲存系統500，或可能彼此相互鄰近或為了增加安全性而更廣闊地分散。在寫入操作中，將寫入資料提供至控制器，其，例如，藉由鏡射或藉由帶化寫入資料而跨磁碟儲存該寫入資料。在讀取操作中，控制器從磁碟取得資料。然後控制器產生結果讀取資料，彷彿RAID儲存系統係單一磁碟。
如本技術中已為人所知的，相關於讀取通道電路510使用的資料解碼器電路可能係，但未受限於，低密度奇偶檢查(LDPC)解碼器電路。此種低密度奇偶檢查技術可應用於透過任何虛擬通道的資訊傳輸或資訊在任何虛擬媒體上的儲存。傳輸應用包括，但未受限於，光纖、射頻頻道、有線或無線區域網路、數位用戶線技術、無線蜂巢、透過任何媒體，諸如，銅或光纖的乙太網路、有線通道，諸如，有線電視、及地球衛星通訊。儲存應用包括，但未受限於，磁碟驅動器、光碟、數位視訊光碟、 磁帶、及記憶體裝置，諸如，DRAM、NAND快閃記憶體、NOR快閃記憶體、其他非揮發性記憶體、及固態硬碟。
轉至圖6，顯示根據本發明的部分實施例之包括具有解碼器輸入旋轉電路的接收器620的資料傳輸裝置600。如本技術中為人所知的，資料傳輸系統600包括可操作以經由傳輸媒體630傳輸編碼資訊的發射器610。藉由接收器620從傳輸媒體630接收編碼資料。
在操作期間，資料經由傳輸媒體630藉由接收器620接收並使用標準處理處理。此種標準處理可能使用解碼器輸入的一次旋轉完成。在部分情形中，使用標準處理處理的一或多個資料集無法收斂。在此種情形中，將未收斂資料集提供為具有該未收斂資料集係不可使用之指示的輸出，並在延遲處理週期期間針對額外處理將未收斂資料集連同對應的未偵測/解碼資料集保持在資料處理系統中。此延遲處理週期可能係，例如，當無傳輸經由傳輸媒體630進行時的時間週期。在此延遲處理週期期間，針對重處理存取未收斂資料集及對應未偵測/解碼資料集的組合。該重處理包括以原始旋轉在解碼器輸入上實施資料解碼，以產生第一已解碼輸出，並以另一旋轉在解碼器輸入上實施資料解碼，以產生第二已解碼輸出。將殘留在第一解碼器輸出中的未滿足檢查數與殘留在第二解碼器輸出中的該數比較。當殘留在第二解碼器輸出中的未滿足檢查數大於殘留在第一解碼器輸出中的該數時，針對未來處理 選擇第一解碼器輸出。否則，選擇第二解碼器輸出。在本發明的部分實施例中，可能使用與相關於圖1於上文討論之資料處理電路相似的資料處理電路，且/或該處理可能與相關於圖4a-4c於上文討論的處理相似地完成。
總之，本發明提供用於資料處理的新穎系統、裝置、方法、及配置。雖然本發明之一或多個實施例的詳細描述已於上文提供，未與本發明之精神不同的各種變化、修改、及等效實例對熟悉本技術的人士將係明顯的。因此，不應將以上描述用於限制藉由隨附之申請專利範圍界定的本發明的範圍。
100‧‧‧資料處理電路
108‧‧‧類比輸入
110‧‧‧類比前端電路
112‧‧‧經處理類比訊號
115‧‧‧類比至數位轉換器電路
117‧‧‧數位樣本
120‧‧‧等化器電路
122‧‧‧經等化輸出
125‧‧‧資料偵測器電路
127‧‧‧經偵測輸出
129‧‧‧經偵測輸入
152、182‧‧‧已解碼輸出
154‧‧‧解碼器輸出
156、187‧‧‧解碼器輸入
160‧‧‧中央佇列記憶體電路
175‧‧‧樣本緩衝器電路
176‧‧‧控制輸出
177‧‧‧經緩衝資料
180‧‧‧硬式判斷輸出電路
181‧‧‧已旋轉解碼器輸入
183‧‧‧第一旋轉解碼器輸入
184‧‧‧資料輸出
189‧‧‧資料解碼系統
190‧‧‧資料處理控制器電路
191‧‧‧保留訊號
192‧‧‧延遲處理輸入
194、197‧‧‧分組電路
195‧‧‧延遲處理訊號
196‧‧‧資料解碼器電路
198‧‧‧分組選擇器電路

Claims (20)

  1. 一種資料處理系統，該資料處理系統包含：資料解碼系統，可操作以：使用第一修改演算法修改解碼器輸入，以產生第一經修改輸出；使用第二修改演算法修改該解碼器輸入，以產生第二經修改輸出；藉由資料解碼器電路將資料解碼演算法施用至該第一經修改輸出，以產生第一已解碼輸出；藉由該資料解碼器電路將該資料解碼演算法施用至該第二經修改輸出，以產生第二已解碼輸出；且基於至少部分該第二已解碼輸出的第一特徵及該第二已解碼輸出的第二特徵將該第一已解碼輸出的一者選擇為經選擇解碼結果。
  2. 如申請專利範圍第1項的資料處理系統，其中該第一特徵係對應於該第一已解碼輸出的第一未滿足檢查數，其中該第二特徵係對應於該第二已解碼輸出的第二未滿足檢查數，且其中更可操作該資料解碼系統以：決定對應於該第一已解碼輸出的該第一未滿足檢查數；且決定對應於該第二已解碼輸出的該第二未滿足檢查數。
  3. 如申請專利範圍第2項的資料處理系統，其中選擇該第一已解碼輸出及該第二已解碼輸出之一者包含： 當該第一未滿足檢查數少於該第二未滿足檢查數時，將該第一已解碼輸出選擇為該經選擇解碼結果；且當該第二未滿足檢查數少於該第一未滿足檢查數時，將該第二已解碼輸出選擇為該經選擇解碼結果。
  4. 如申請專利範圍第1項的資料處理系統，其中更操作該資料解碼系統以：將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第一經修改輸出，以產生第三已解碼輸出；且將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第二經修改輸出，以產生第四已解碼輸出。
  5. 如申請專利範圍第1項的資料處理系統，其中該解碼器輸入包括許多非二進位符元。
  6. 如申請專利範圍第5項的資料處理系統，其中該等非二進位符元各者包括四個位元。
  7. 如申請專利範圍第5項的資料處理系統，其中將該等非二進位符元中的位元配置成行，且其中該第一經修改輸出中的各非二進位符元包括來自連續行的位元。
  8. 如申請專利範圍第7項的資料處理系統，其中該第二經修改輸出中的該等非二進位符元的至少一者包括來自非連續行的位元。
  9. 如申請專利範圍第1項的資料處理系統，其中該第一修改演算法係透通演算法，使得該第一經修改輸出與該解碼器輸入相同。
  10. 如申請專利範圍第9項的資料處理系統，其中該 第二修改演算法係旋轉演算法，使得該第二經修改輸出係該解碼器輸入的經旋轉版本。
  11. 如申請專利範圍第1項的資料處理系統，其中該系統更包含：資料偵測器電路，可操作以將資料偵測演算法施用至樣本集，以產生經偵測輸出，其中該解碼器輸入係導自該經偵測輸出。
  12. 如申請專利範圍第11項的資料處理系統，其中該資料偵測器電路係選自下列各項所組成的群組：維特比(Viterbi)演算法資料偵測器電路，及最大後驗資料偵測器電路。
  13. 如申請專利範圍第1項資料處理系統，其中該資料解碼演算法係低密度奇偶檢查演算法。
  14. 如申請專利範圍第1項的資料處理系統，其中將該資料處理系統實作為選自下列各項所組成的群組之裝置的一部分：儲存裝置及接收裝置。
  15. 如申請專利範圍第1項的資料處理系統，其中將該資料處理系統實作為積體電路的一部分。
  16. 一種方法，該方法包含：使用修改演算法修改解碼器輸入，以產生經修改輸出；藉由資料解碼器電路將資料解碼演算法施用至該解碼器輸入，以產生第一已解碼輸出；藉由該資料解碼器電路將該資料解碼演算法施用至該 經修改輸出，以產生第二已解碼輸出；且基於至少部分該第一已解碼輸出中的第一未滿足檢查數及該第二已解碼輸出中的第二未滿足檢查數將該第一已解碼輸出之一者選擇為經選擇解碼結果。
  17. 如申請專利範圍第16項之方法，其中該方法更包含：將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第一經修改輸出，以產生第三已解碼輸出；且將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第二經修改輸出，以產生第四已解碼輸出。
  18. 如申請專利範圍第16項之方法，該方法更包含：決定對應於該第一已解碼輸出的該第一未滿足檢查數；且決定對應於該第二已解碼輸出的該第二未滿足檢查數。
  19. 如申請專利範圍第16項的方法，其中該解碼器輸入包括許多非二進位符元，其中將該等非二進位符元中的位元配置成行，其中該經修改輸出中的各非二進位符元包括來自非連續行的位元。
  20. 一種儲存裝置，該儲存裝置包含：儲存媒體；磁頭配件，相關於該儲存媒體設置並可操作以提供對應於在該儲存媒體上的資訊的經感測訊號； 讀取通道電路，包括：類比前端電路，可操作以提供對應於該經感測訊號的類比訊號；類比至數位轉換器電路，可操作以取樣該類比訊號，以產生一系列數位樣本；等化器電路，可操作以等化該等數位樣本，以產生樣本集；樣本緩衝器，可操作以維護該樣本集；資料解碼器電路，可操作以：使用第一修改演算法修改解碼器輸入，以產生第一經修改輸出，其中該解碼器輸入係導自該樣本集；使用第二修改演算法修改該解碼器輸入，以產生第二經修改輸出；藉由資料解碼器電路將資料解碼演算法施用至該第一經修改輸出，以產生第一已解碼輸出；藉由該資料解碼器電路將該資料解碼演算法施用至該第二經修改輸出，以產生第二已解碼輸出；基於至少部分該第二已解碼輸出的第一特徵及該第二已解碼輸出的第二特徵將該第一已解碼輸出的一者選擇為經選擇解碼結果；將該資料解碼演算法重施用至藉由該經選擇解碼結果導引的該第一經修改輸出，以產生第三已解碼輸出；且將該資料解碼演算法重施用至藉由該經選擇 解碼結果導引的該第二經修改輸出，以產生第四已解碼輸出。
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