TW201346624A - 將存取控制功能性併入單晶片系統（ＳｏＣ） - Google Patents

將存取控制功能性併入單晶片系統（ＳｏＣ） Download PDF

Info

Publication number
TW201346624A
TW201346624A TW101148334A TW101148334A TW201346624A TW 201346624 A TW201346624 A TW 201346624A TW 101148334 A TW101148334 A TW 101148334A TW 101148334 A TW101148334 A TW 101148334A TW 201346624 A TW201346624 A TW 201346624A
Authority
TW
Taiwan
Prior art keywords
policy
agent
transaction
interface
access control
Prior art date
Application number
TW101148334A
Other languages
English (en)
Other versions
TWI479356B (zh
Inventor
Manoj R Sastry
Ioannis T Schoinas
Robert J Toepfer
Alpa T Narendra Trivedi
Men Long
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201346624A publication Critical patent/TW201346624A/zh
Application granted granted Critical
Publication of TWI479356B publication Critical patent/TWI479356B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Storage Device Security (AREA)
  • Power Sources (AREA)

Abstract

在一實施例中，本發明包括單晶片系統(SoC)，其具有第一代理器具有智慧財產權(IP)邏輯；結構之介面，該介面包括目標介面、主介面及邊帶介面；以及存取控制插入單元，以相關於匯入及匯出交易處理該第一代理器之存取控制政策。該存取控制插入單元可於整合時併入該SoC，而未修改該IP邏輯。說明並主張其他實施例。

Description

將存取控制功能性併入單晶片系統(SoC)
本發明關於將存取控制功能性併入單晶片系統(SoC)。
有關電腦系統之安全問題已成為不斷增加的問題。病毒、惡意程式等為共同威脅。防毒及其他安全軟體用以處理該等安全攻擊，其係以軟體層級為目標。儘管較不普遍，亦可針對硬體層級進行安全攻擊。然而，並無等同的安全軟體來防止存取系統層級硬體資源及資產，諸如組態暫存器、範圍暫存器等。結果，系統設計者以基於各式硬體及韌體安全措施的設計來控制存取重要系統資源。此典型地係以每一系統為基礎進行，導致設計、除錯、及驗證工作的複製以及跨越系統設計之安全的不一致管理。
不斷增加數量的半導體晶片形成為單晶片系統(SoC)。邏輯方塊通常稱為智慧財產權(IP)方塊，建立針對SoC發展使得其可於多個產品中重用。當IP方塊整合為特別SoC時決定IP方塊內用於保護資產之存取控制需求。例如，存取控制需求隨著SoC是否併入智慧手機或輕省筆電平台而異。
支援IP邏輯方塊中的存取控制主宰方塊可評估匯入交易中的安全屬性，並執行特定存取控制政策以許可或拒絕存取IP方塊內的資產。對具有簡單介面的IP方塊而 言，存取控制政策可實施為IP方塊外部的封裝器。然而，對於更複雜的IP方塊而言，例如依據追蹤要求並予回應之基於信用的介面，併入該等封裝器可不常見。
實施例提供機構以允許於SoC整合時藉由獨立提供IP方塊之存取控制功能性而組配IP方塊的存取控制需求。以此方式，SoC設計者可將任何種類的IP方塊併入SoC，並提供存取控制政策而不需重新設計IP方塊。更具體地，實施例定義存取控制(AC)插入以提供IP方塊之存取控制。AC插入作為閘管理者以保護對抗未由SoC代理器授權之存取IP方塊內資產。插入的額外特徵為組配IP方塊內資產之粒度的能力。例如，IP方塊內部所有暫存器可處理為一資產，或暫存器可分組為多個分區並可以細粒度層級執行存取。插入之整體目標係按SoC需求提供組配資產彈性及存取控制政策。
在一實施例中，插入可包括安全屬性產生器、政策執行器、完成邏輯、及資產分組邏輯。安全屬性產生器可為負責產生識別SoC代理器之硬體安全屬性的插入邏輯。在若干實施例中，該些屬性伴隨藉由SoC內代理器產生的所有交易。
在一實施例中，安全屬性係分配至啟動器代理器並用以決定該等代理器之存取權利(例如讀取、寫入、無存取等)。啟動器之該些安全屬性(或SAI)代表接受者進行 存取決定所使用之啟動器的不變特性。不像來源ID，SAI未在橋接器轉換；其堅持直至政策執行點。
每一啟動器代理器可分配一組安全屬性，於SAI安全方案經由相關政策暫存器執行時，定義每一啟動器之存取權利。影響可應用於代理器之該組安全屬性的資訊係以藉由代理器啟動的每一存取信息發送。政策暫存器儲存用於安全地控制對相應目標之存取的安全屬性資料。若來源或啟動器代理器的安全屬性匹配存取目標之安全屬性，便允許進行交易。相反地，若啟動器代理器不具有適當安全屬性(如經由以其存取信息所發送之其SAI資訊所識別)，則拒絕交易，且在若干實施例中相應信息可返回至啟動器代理器。
在一實施例中，啟動器代理器的不變特性包括角色、裝置模式及系統模式。啟動器可具有該些特性的任何組合。角色被分配至具類似特權的一組主題/啟動器。裝置模式為動態並捕捉裝置之目前內部模式。例如，模式可為安全或正常模式。系統模式為動態並指出例如藉由處理器核心驅動之模式。例如，系統模式可為安全模式，諸如系統管理模式(SMM)。此外，對多線程啟動器而言，可定義用於指出目前線程之上下文屬性，並可伴隨SAI。
因而SAI為SoC硬體經由函數產生之編碼，其輸入參數包括角色、裝置及系統模式。SAI之解譯為每一SoC特定，並可藉由SoC設計者定義。有關示範實施，在示範7位元SAI編碼下，設定為1的位元6可指出藉由處理器核 心之存取。若位元6被設定為0，則位元5-0可用於編碼裝置存取。例如，1000001b代表核心存取及0010000b代表裝置存取。當然，此僅為範例，SAI編碼之位元數及格式可由設計者組配。
政策執行器可經組配以評估匯入交易中的安全屬性及其要求的動作(例如讀取或寫入)，並依據特定許可允許或拒絕存取IP方塊內的資產。在一實施例中，政策執行器可包括讀取、寫入及控制政策暫存器。讀取及寫入政策暫存器分別包含讀取及寫入交易之許可。
伴隨交易之SAI作為適當政策暫存器之索引。作為一範例，在一實施例中可呈現32位元讀取及寫入政策暫存器，其中對相應識別符而言，邏輯1值指出允許存取，及邏輯0值指出拒絕存取。通常，SAI寬度為n位元。n之值可從一代至另一代改變，及/或於產品之間相異。在一實施例中，編碼空間為2n-1，其中n位元之一者用以區分核心編碼相對於裝置編碼。
反過來，控制政策暫存器識別可組配讀取及寫入政策暫存器之特權的代理器。控制政策暫存器為自我參照暫存器；控制政策暫存器中特定SAI被允許修改讀取及寫入政策暫存器政策，以及覆寫控制政策暫存器的內容。藉由允許單一可信賴的實體組配控制政策暫存器，所有其他代理器則被封鎖存取政策暫存器。控制政策暫存器中藉由SAI指定之實體可延伸該組代理器，其可組配政策暫存器超過在開啟/重置載入之最初值，或可信賴的實體可將0寫入 控制政策暫存器，因而封鎖直至下一系統重置/開啟。此為SoC設計者提供彈性以實施鎖定政策暫存器直至下一重置，或允許藉由可信賴的實體於運行時更新政策。
完成邏輯可用以依據政策執行器之作業產生成功或不成功回應。此外，可插入目標IP方塊之安全屬性，使得啟動器代理器可驗證回應於交易之來源。
AC插入可相同地處理所有交易並為所有資產定義單一政策暫存器。對簡單IP而言，此可為充分資產保護。另一方面，插入可依據暫存器存取類型不同地處理交易。例如，針對週邊組件互連(PCI)組態暫存器讀取/寫入作業、輸入/輸出(I/O)映射暫存器讀取/寫入等，插入可具有不同政策暫存器。該等不同政策暫存器可調適地使用資產分組邏輯。
為理解存取控制邏輯實施為SoC，依據特定協定分析代表SoC是有益的。現在參照圖1，顯示依據本發明之實施例之基本互連架構的方塊圖。如圖1中所示，系統10可為單晶片系統之一部分或任何其他半導體裝置，諸如高度整合之處理器複合體或整合之IO集線器，並包括作為各式組件之間之互連的結構20。在所示實施中，該些組件包括IP代理器30及40，其可為獨立IP方塊以提供各式功能性，諸如計算能力、圖形能力、媒體處理能力等。因而該些IP代理器為IP方塊或具有符合整合之單晶片系統結構(IOSF)規格之介面的邏輯裝置。此規格可由半導體製造商發佈以提供用於依附晶片內IP方塊的標準化晶粒 上互連協定。如進一步所見，結構20亦界接橋接器50。儘管為易於描繪，圖1之實施例中未顯示，理解的是橋接器50可作為至其他系統組件之介面，例如在相同晶片上或在一或多個不同晶片上。
如同以下將進一步說明，圖1中所示之每一元件，即結構、IP代理器、及橋接器，可包括一或多個介面以處理各式信號之通訊。該些介面可依據IOSF規格定義，其定義用於在該些介面上通訊之信號、用於代理器、仲裁及流程控制機構之間之資訊交換協定用以啟動及管理資訊交換、支援的位址解碼及翻譯能力、帶內或帶外通訊之信息傳送、電力管理、測試、驗證及除錯支援。
IOSF規格包括3個獨立介面，其可提供用於每一代理器，即主要介面、邊帶信息介面及可測性及除錯介面(設計用於測試(DFT)、設計用於除錯(DFD)介面)。依據IOSF規格，代理器可支援該些介面的任何組合。具體地，代理器可支援0-N主要介面、0-N邊帶信息介面、及可選的DFx介面。然而，依據規格，代理器必須支援該些3個介面之至少一者。
結構20可為於不同代理器之間移動資料的硬體元件。請注意，結構20之拓樸將為產品特定。作為範例，結構可實施為匯流排、階層式匯流排、級聯集線器等。現在參照圖2，顯示依據本發明之實施例之互連架構之進一步細節的方塊圖。如圖2中所示，IOSF規格定義三種不同結構，即主要介面結構112、DFx結構114、及邊帶結 構116。主要介面結構112係用於代理器及記憶體之間之所有帶內通訊，例如諸如中央處理單元(CPU)之主機處理器或其他處理器及代理器之間。主要介面結構112可進一步致能代理器及支援之結構之間之同級交易的通訊。包括記憶體、輸入輸出(IO)、組態、及帶內信息傳送的所有交易類型可經由主要介面結構112交付。因而，主要介面結構可作為用於同級之間資料轉移及/或與上游組件通訊的高性能介面。
在各式實施中，主要介面結構112實施分裂交易協定以達成最大並行。即，此協定提供用於要求相位、授予相位、及命令與資料相位。在各式實施例中，主要介面結構112支援三種基本要求類型：發佈、未發佈、及完成。通常，發佈交易為一種交易，當藉由來源發送時被視為藉由來源完成，且來源未接收完成或有關交易的其他確認信息。發佈交易的一該等範例可為寫入交易。相反地，未發佈交易未被視為藉由來源完成，直至接收到返回信息，即完成。未發佈交易之一範例為讀取交易，其中來源代理器要求資料讀取。因此，完成信息提供要求的資料。
此外，主要介面結構112支援不同通道的概念，以提供用於遍佈系統之獨立資料流的機構。如將進一步說明，主要介面結構112本身可包括啟動交易之主介面，及接收交易之目標介面。主要主介面可進一步再劃分為要求介面、命令介面、及資料介面。要求介面可用以提供用於移動交易之命令及資料的控制。在各式實施例中，主要介面 結構112可支援PCI排序規則及列舉。
反過來，邊帶介面結構116可為用於傳達所有帶外資訊的標準機構。以此方式，可避免設計用於特定實施之專用線路，提昇IP跨越廣泛晶片之重用能力。因而，對比於IP方塊，其使用專用線路處理帶外通訊，諸如狀態、中斷、電力管理、熔絲分佈、組態備份、測試模式等，邊帶介面結構116依據IOSF規格標準化所有帶外通訊，促進模組化及減少用於IP跨越不同設計重用之驗證需求。通常，邊帶介面結構116可用以傳達非性能關鍵資訊，而非用於性能關鍵資訊轉移，其典型地可經由主要介面結構112傳達。
如圖2中進一步描繪，IP代理器130、140、及150可各包括相應主要介面、邊帶介面及DFx介面。然而，如以上所討論，每一代理器不需包括該些介面之每一者，且在若干實施例中，特定IP代理器可僅包括單一介面。
使用IOSF規格，各式類型晶片可經設計而具有廣泛不同功能性。現在參照圖3，顯示依據本發明之實施例之SoC的高層方塊圖。如圖3中所示，SoC 200可包括各式組件，所有組件可整合於單一半導體晶粒上，以提供用於高速及低電力下各式處理能力，消耗真實狀況的相對小量。如圖3中所見，SoC 200包括複數核心2050-205n。在各式實施例中，核心205可為相對簡單依序核心或更複雜之失序核心。或依序及失序核心之組合可呈現於單一SoC中。如同所見，核心205可經由連貫互連215而互連，其 進一步耦接至高速緩衝記憶體210，例如共用最後層高速緩衝記憶體(LLC)。儘管本發明之範圍不侷限於此方面，在一實施例中，連貫互連215可依據美國加州聖克羅拉英特爾公司的快速路徑互連(QPI)TM規格。
如圖3中進一步所示，連貫互連215可經由橋接器220傳達至結構250，其可為IOSF結構。連貫互連215可經由整合的記憶體控制器215傳達至晶片外記憶體(為易於描繪圖2之實施例，未顯示)，並進一步經由橋接器230至結構250。
如圖3中進一步所示，各式組件可耦接至結構250，包括內容處理模組(CPM)240，其可用於實施諸如安全處理、加密功能等各式作業。此外，顯示處理器245可為部分媒體處理管線，供應用於相關顯示之視訊。
如進一步所見，結構250可進一步耦接至IP代理器255。儘管為易於描繪圖3實施例僅顯示單一代理器，理解的是在不同實施例中多個該等代理器是可能的。此外，為致能與其他晶片上裝置之通訊，結構250可進一步與PCIeTM控制器260及通用串列匯流排(USB)控制器265通訊，二者可依據該些協定與各式裝置通訊。最後，圖3之實施例中顯示橋接器270，其可用以與其他協定的額外組件通訊，諸如開放核心協定(OCP)或ARM先進微控制器匯流排架構(AMBA)協定。儘管圖3之實施例中顯示該些特別組件，理解的是本發明之範圍不侷限於此方式，且在不同實施例中可呈現額外或不同組件。
此外，理解的是雖然圖3中顯示為單一晶粒SoC實施，實施例可進一步於系統中實施，其中多個晶片經由非IOSF介面而相互通訊。現在參照圖4，顯示依據本發明之另一實施例之系統的方塊圖。如圖4中所示，系統可包括SoC 200’，其可包括許多類似於以上相關於圖3所討論之組件；以及額外晶粒外介面275。因此，SoC 200’可與另一晶片280通訊，其可包括各式功能性以致能該些二晶片之間之通訊；以及傳達至各式晶片外裝置，諸如依據一或多個不同規格的不同週邊裝置。具體地，顯示第二晶片280包括晶粒外介面282以致能與SoC 200’通訊，並接著與結構290通訊，結構290可為依據本發明之實施例的IOSF結構。如同所見，結構290可進一步耦接至與晶片外裝置通訊的各式控制器，包括PCIeTM控制器292、USB控制器294、及橋接器296。
請注意，以上SoC實施係在高層級，未顯示存取控制電路，其通常可被提供作為插入特徵至SoC的每一代理器。現在參照圖5，顯示依據本發明實施例之存取控制架構的方塊圖。如圖5中所示，SoC 300之一部分包括結構及IP邏輯方塊之間之介面。更具體地，結構305(其可為IOSF結構)包括目標介面310、主介面315、及邊帶路由器320。該些不同介面之每一者可與IP代理器350通訊。通常IP代理器350可為包括固定功能單元、通用處理器核心等之任何類型邏輯方塊，其包括可為IP代理器之主要處理電路的IP核心395。
此外，為提供與圖5中所示之結構界接之介面，代理器350進一步包括主要主介面360、主要目標介面380及邊帶介面390。該些介面之每一可包括依據本發明之實施例的存取控制電路。經由AC插入370可提供額外存取控制電路。
首先參照介面電路，為經由主介面360匯出通訊，可提供完成邏輯362以回應匯入被拒絕之未發佈信息的信息而致能完成之插入。為從結構主介面315匯入通訊，主要目標介面380內可呈現政策執行器382以決定是否允許交易進行至IP核心395。相關於邊帶介面390可呈現類似政策執行器392。此外，主要目標介面380可進一步包括完成邏輯384。完成邏輯384可用以提取用以形成拒絕的未發佈信息之完成信息的信息屬性。完成邏輯362可用以將完成插入主要介面。
除了此配賦於介面中的邏輯外，可經由AC插入370處理存取控制，如圖5之實施例中所見，其包括安全屬性產生器365、政策執行器371及資產分組邏輯375。AC插入370插入包括回應信息之所有匯出信息的SAI，並可侷限IP方塊可發送出之可能SAI值的範圍。在圖5之實施例中，政策執行器371包括政策暫存器、一或多個控制政策暫存器、及範圍暫存器(代號372)。範圍暫存器372允許IP方塊定義藉由政策暫存器保護的特定暫存器組(暫存器/位址之「範圍」)。
為與主要目標及邊帶介面內的電路界接，可提供輸出 多工器378以根據通訊類型分別致能至邊帶介面390及主要目標介面380之通訊。此外，在一實施例中，可經由輸入多工器376將包括SAI、命令資訊及位址資訊的匯入安全資訊提供至政策執行器370以決定是否許可存取。請注意，可根據運作的交易控制多工器及存取控制機構兩者。具體地，多工器可用以調適二通訊通道：主要及邊帶(SB)。即，信息可同時以二介面上之IP核心395為目標。SB信號可用以決定哪一通道將配賦優先性，因而首先處理，因為可跨越二通道共用資產且一次僅可服務一信息。儘管圖5之實施例中顯示此特別實施，理解的是本發明之範圍不侷限於此方面。
藉由定義諸如IP邏輯方塊內被保護之資產數量、資產以及政策暫存器之位址範圍、相關於每一資產之政策值、包括用於審計作業之除錯代理器之屬性的政策值等參數，SoC設計者可組配AC插入單元用於獨特的IP特定需求。
現在參照圖6，顯示依據本發明之實施例之存取控制插入模組的進一步細節。如圖6中所示，插入模組430可邏輯地及實體地駐於特定IP代理器內，即IP代理器至結構之介面(儘管圖6之實施例中為易於描繪而未顯示此介面)及一或多個資產之間，其可相應於IP核心、邏輯方塊、或代理器之其他電路。代表資產顯示為IP資產460。因此，經由插入模組430，IP代理器420及結構410之間可發生通訊。
在圖6之實施例中，插入模組430可包括IP介面電路440，其通常可提供用於IP代理器及特定結構之間之介面。此外，模組430可包括功能單元450，其通常可實施存取控制模組之安全功能性。
具體地，在圖6之實施例中，IP介面電路440可包括優先邏輯442、介面邏輯444、及信息解碼邏輯446，其可為用於邊帶介面之信息解碼邏輯，儘管本發明之範圍不侷限於此方面。通常，IP介面電路440可主要負責與IP方塊之介面界接(例如至IP方塊之主要及邊帶介面)。電路處理邊帶端點信息協定，解碼匯入交易，及傳送相關資訊至功能單元。在一實施例中，電路可為政策審計而進一步處理透過邊帶端點發送具資料之完成信息。此外，若有衝突，電路亦可區分優先係許可主要或邊帶要求來存取IP資產。
仍參照圖6，IP介面電路440可與功能單元450通訊，其可實施各式存取控制作業。在圖6之實施例中，此單元可包括政策執行器452、資產分組邏輯454、安全屬性產生器456、及完成邏輯458。功能單元450可封裝以上討論的所有該些插入組件。在一實施例中，功能單元450可依據交易之屬性(例如位址、SAI、讀取/寫入)及資產之政策暫存器內容閘控針對IP資產460的所有讀取/寫入作業。功能單元450亦可經組配以實施複雜的存取控制機構，諸如動態政策組態，以致能鏈接至資產及用於任何除錯相關應用之政策審計特徵之政策值的拍蠅式修 訂，其中可從相應IP方塊讀取政策值的整個陣列。儘管圖6之實施例中以此實施說明，理解的是本發明之範圍不侷限於此方面。
因而相對於習知機構，其中存取控制係建立於IP方塊中並以每一SoC為基礎而需設計改變，實施例提供插入，以致能當設計於特定SoC中時界接未修改IP方塊。因此，IP方塊不需設計改變，諸如共用靜態隨機存取記憶體(SRAM)，當併入具有某安全需求之特定SoC中時硬編碼若干區域。
儘管圖3及4之SoC係在高層級，理解的是可呈現額外功能性。現在參照圖7，顯示依據本發明之實施例之一部分SoC的更詳細方塊圖。如圖7中所示，顯示的部分SoC 700可相應於耦接於記憶體控制器集線器或可依次界接多個處理器核心的其他介面邏輯之下以及耦接至系統記憶體的非核心部分。
因而如同所見，晶粒外介面710(在一實施例中，其可為直接媒體介面(DMI))可耦接至集線器715，例如輸入/輸出集線器，其依次提供各式週邊裝置之間之通訊。儘管為易於圖7中描繪而未顯示，理解的是各式引擎，諸如管理能力引擎、虛擬化引擎亦可直接耦接至集線器715。
為提供連接至多個匯流排(其可為依據IOSF規格之多點或共用匯流排)，IOSF控制器720可耦接於集線器715及匯流排730之間，其可為IOSF匯流排，因而併入 結構之元件以及路由器。在圖7中所示之實施例中，第一IOSF匯流排730可具有與其耦接之各式控制器，以提供用於晶片外裝置之控制。具體地，所見為PCI控制器722、SATA控制器724、及USB控制器726。反過來，第二IOSF匯流排750可耦接至系統管理匯流排752及實時時鐘754。
如圖7中進一步所示，第一IOSF匯流排730可耦接至IOSF橋接器735用於主要及邊帶資訊，其依次提供互連至例如不同協定之第三匯流排740，其可附著各式控制器及組件。在圖7中所示之實施例中，該等組件包括快閃控制器741以提供介面至非揮發性記憶體，舊有裝置742，其可實施例如PCI規格之各式舊有功能，並進一步可包括中斷控制器及計時器。此外，用於音頻743、USB 744、千兆位元組乙太網路(GbE)745、串列週邊介面(SPI)746及PCI 747的介面均可提供。儘管圖7之實施例中顯示此特別實施，理解的是本發明之範圍不侷限於此方面。
仍其他實施是可能的。現在參照圖8，顯示依據本發明之實施例之另一SoC的方塊圖。如圖8中所示，SoC 800可經組配用於例如伺服器系統中。如圖8中所見，SoC可包括平台控制器集線器(PCH)840，其通常可包括如圖7之實施例中所見的該等組件。即，可呈現多個IOSF匯流排730及740，連同橋接器735以耦接匯流排。匯流排730可包括耦接之各式代理器，包括PCIe控制器 722、SATA控制器724、及USB控制器726。反過來，經由IOSF控制器720，可經由額外匯流排718發生通訊，其可與上游裝置通訊，諸如核心或其他處理單元(圖8之實施例中為易於描繪而未顯示)。
如圖8中進一步所示，為提供與其他基於伺服器之組件的通訊，可提供額外IOSF匯流排820，其依次可與IOSF控制器822及上游開關埠824(例如X16埠)通訊，其可耦接至上游匯流排825。多個下游開關埠826及828亦耦接至匯流排820。
此外，為致能與例如基於伺服器之系統的儲存單元之通訊，開關埠830可耦接於匯流排820及另一IOSF匯流排850之間，其依次可耦接至儲存控制器單元(SCU)855，其可為用於與各式儲存裝置耦接之多功能裝置。
實施例可以碼實施並可儲存於具有儲存於上之指令可用以程控系統實施該些指令的儲存媒體上。儲存媒體可包括但不侷限於任何類型非暫時性儲存器，包括軟碟、光碟、固態驅動器(SSD)、光碟唯讀記憶體(CD-ROM)、可重寫光碟(CD-RW)、及磁性光碟、諸如唯讀記憶體(ROM)之半導體裝置、諸如動態隨機存取記憶體(DRAM)之隨機存取記憶體(RAM)、靜態隨機存取記憶體(SRAM)、可抹除程控唯讀記憶體(EPROM)、快閃記憶體、電可抹除程控唯讀記憶體(EEPROM)、磁性或光學卡、或適於儲存電子指令之任何其他類型媒體。
雖然已相對於有限數量實施例說明本發明，熟悉本技 藝之人士將理解許多相關修改及變化。希望申請專利範圍涵蓋所有該等修改及變化而落入本發明之真實精神及範圍內。
10‧‧‧系統
20、250、290、410‧‧‧結構
30、40、130、140、150、255、350、420‧‧‧智慧財產權(IP)代理器
50、220、230、270、296‧‧‧橋接器
112‧‧‧主要介面結構
114‧‧‧DFx結構
116‧‧‧邊帶介面結構
200、200’、300、700、800‧‧‧單晶片系統
205、2050-205n‧‧‧核心
210‧‧‧高速緩衝記憶體
215‧‧‧連貫互連
240‧‧‧內容處理模組(CPM)
245‧‧‧顯示處理器
260、292、722‧‧‧PCIeTM控制器
265、294、726‧‧‧通用串列匯流排控制器
275、282‧‧‧晶粒外介面
280‧‧‧晶片
310‧‧‧目標介面
315‧‧‧主介面
320‧‧‧邊帶路由器
360‧‧‧主要主介面
362、384、458‧‧‧完成邏輯
365、456‧‧‧安全屬性產生器
370‧‧‧存取控制(AC)插入
371‧‧‧政策執行器
372‧‧‧範圍暫存器
375、454‧‧‧資產分組邏輯
376‧‧‧輸入多工器
378‧‧‧輸出多工器
380‧‧‧主要目標介面
382、392、452‧‧‧政策執行器
390‧‧‧邊帶介面
395‧‧‧IP核心
430‧‧‧插入模組
440‧‧‧IP介面電路
442‧‧‧優先邏輯
444‧‧‧介面邏輯
446‧‧‧信息解碼邏輯
450‧‧‧功能單元
460‧‧‧IP資產
710‧‧‧晶粒外介面
715‧‧‧集線器
718‧‧‧匯流排
720、822‧‧‧單晶片系統結構(IOSF)控制器
724‧‧‧SATA控制器
730‧‧‧第一IOSF匯流排
735‧‧‧IOSF橋接器
740、820、850‧‧‧IOSF匯流排
741‧‧‧快閃控制器
742‧‧‧舊有裝置
743‧‧‧音頻
744‧‧‧通用串列匯流排
745‧‧‧千兆位元組乙太網路
746‧‧‧串列週邊介面(SPI)
747‧‧‧週邊組件互連
750‧‧‧第二IOSF匯流排
752‧‧‧系統管理匯流排
754‧‧‧實時時鐘
824‧‧‧上游開關埠
825‧‧‧上游匯流排
826、828‧‧‧下游開關埠
830‧‧‧開關埠
840‧‧‧平台控制器集線器(PCH)
855‧‧‧儲存控制器單元(SCU)
圖1為依據本發明之實施例之基本互連架構的方塊圖。
圖2為依據本發明之實施例之互連架構之進一步細節的方塊圖。
圖3為依據本發明之實施例之SoC的高層方塊圖。
圖4為依據本發明之另一實施例之系統的方塊圖。
圖5為依據本發明之實施例之存取控制架構的方塊圖。
圖6為依據本發明之實施例之存取控制插入模組之進一步細節的方塊圖。
圖7為依據本發明之實施例之一部分SoC的更詳細方塊圖。
圖8為依據本發明之實施例之另一SoC的方塊圖。
130、140、150‧‧‧智慧財產權(IP)代理器
112‧‧‧主要介面結構
114‧‧‧DFx結構
116‧‧‧邊帶介面結構
156‧‧‧DFx介面
154‧‧‧邊帶介面
152‧‧‧主要介面
132‧‧‧主要介面
134‧‧‧邊帶介面
136‧‧‧DFx介面
142‧‧‧主要介面
144‧‧‧邊帶介面
146‧‧‧DFx介面

Claims (20)

  1. 一種方法，包含：接收藉由單晶片系統(SoC)之啟動器代理器啟動之交易，以存取該SoC之目標代理器之介面中之該目標代理器；將該交易之安全屬性提供予與該目標代理器相關且被併入該目標代理器之存取控制邏輯，且未修改該目標代理器之核心，該安全屬性定義與該啟動器代理器相關之存取特權，該存取特權係受評估以對抗用於該目標代理器所定義之存取政策；以及若該安全屬性指出該存取政策許可由該啟動器代理器存取該目標代理器，便允許該交易進行至該目標代理器之該核心，否則便防止該交易進行。
  2. 如申請專利範圍第1項之方法，進一步包含經由讀取及寫入該存取控制邏輯之政策暫存器而執行該存取政策。
  3. 如申請專利範圍第1項之方法，進一步包含採用單一可信賴的實體以控制存取儲存於該存取控制邏輯之控制政策暫存器中的存取政策資料。
  4. 如申請專利範圍第1項之方法，進一步包含經由該存取控制邏輯將該目標代理器之安全屬性插入到對於從該目標代理器發送至該啟動器代理器之該交易的回應之上。
  5. 如申請專利範圍第1項之方法，進一步包含依據該存取控制邏輯之第一交易及第一政策之該安全屬性，允許 來自該目標代理器之該第一交易來存取該目標代理器之第一資產。
  6. 如申請專利範圍第5項之方法，進一步包含依據該存取控制邏輯之第二交易及第二政策之該安全屬性，防止來自該目標代理器之該第二交易來存取該目標代理器之該第一資產。
  7. 如申請專利範圍第6項之方法，進一步包含將該第一政策儲存於該存取控制邏輯之第一政策暫存器中，以及將該第二政策儲存於該存取控制邏輯之第二政策暫存器中。
  8. 如申請專利範圍第1項之方法，進一步包含藉由分配角色予該SoC中每一啟動器代理器而執行存取控制，每一角色定義與該角色相關之存取特權，其中，具有由給定啟動器代理器啟動之交易的該安全屬性包括識別與該啟動器代理器相關之該角色的資訊。
  9. 一種設備，包含：第一代理器，包括智慧財產權(IP)邏輯；結構之介面，該介面包括目標介面、主介面及邊帶介面；以及存取控制插入單元，用以相關於匯入及匯出交易處理該第一代理器之存取控制政策；其中，該第一代理器在未修改狀態下被併入該設備；以及該結構，耦接至該第一代理器，該結構包括：主要介面，用以與該第一代理器之該目標介面及該主介面界接，以及邊帶介面，用以與該第一代理器之該邊帶介面界接。
  10. 如申請專利範圍第9項之設備，其中，該存取控制插入單元包括：介面單元，用以與該目標介面、該主介面、及該邊帶介面界接，以及功能單元，用以依據該存取控制政策實施存取控制。
  11. 如申請專利範圍第10項之設備，其中，該介面單元包括優先邏輯及信息解碼邏輯。
  12. 如申請專利範圍第10項之設備，其中，該功能單元包括政策執行器，用以接收匯入交易及相關於該匯入交易執行該存取控制政策，該政策執行器包括寫入政策暫存器及讀取政策暫存器，其中，該政策執行器用以存取該寫入政策暫存器及該讀取政策暫存器之一者，以決定是否允許將該第一交易提供予該IP邏輯。
  13. 如申請專利範圍第12項之設備，其中，該功能單元包括資產分組邏輯，用以致能該政策執行器依據第一政策處理指向該IP邏輯之第一部分的第一交易，以及依據第二政策處理指向該IP邏輯之第二部分的第二交易。
  14. 如申請專利範圍第12項之設備，其中，該讀取政策暫存器及該寫入政策暫存器各儲存多欄位值，以相關於該第一代理器分別指出相應代理器是否受允許實施讀取或寫入存取。
  15. 如申請專利範圍第10項之設備，進一步包含控制政策暫存器經組配以儲存資料來識別被允許組配該讀取政策暫存器及該寫入政策暫存器之可信賴的實體。
  16. 如申請專利範圍第10項之設備，其中，該功能單 元包括安全屬性產生器，用以將與該第一代理器相關之安全屬性應用於來自該第一代理器之匯出交易之上。
  17. 如申請專利範圍第10項之設備，其中，該功能單元包括完成邏輯，用以將該第一代理器之安全屬性插入到對於匯入交易的回應之上，使得該匯入交易之啟動器代理器可驗證該回應的來源。
  18. 一種單晶片系統(SoC)，包含：主代理器，將交易發送至目標代理器，該交易包括該主代理器之安全屬性；結構，耦接至該主代理器及該目標代理器；以及該目標代理器，經由該目標代理器之介面而耦接至該結構，該目標代理器進一步包括存取控制單元，該存取控制單元具有：介面電路，用以與該目標代理器介面界接；以及功能單元，用以代表該目標代理器之至少第一資產及第二資產實施存取控制，該第一資產具有與其相關聯的第一存取控制政策，及該第二資產具有第二存取控制政策，其中，該目標代理器在未修改狀態下被併入該SoC。
  19. 如申請專利範圍第18項之SoC，其中，該介面電路包含優先邏輯及信息解碼邏輯。
  20. 如申請專利範圍第18項之SoC，其中，該功能單元包含：政策執行器，用以接收該交易，並相關於該交易而執行存取控制，該政策執行器包括寫入政策暫存器及讀取政策暫存器，其中，該政策執行器存取該寫入政策暫存器及 該讀取政策暫存器之一者，以決定是否允許將該交易提供至該第一資產及該第二資產之一者；資產分組邏輯，用以致能該政策執行器，若指向該第一資產便依據該第一存取控制政策處理該交易，及若指向該第二資產便依據該第二存取控制政策處理該交易；安全屬性產生器，用以將與該目標代理器相關之安全屬性應用於來自該目標代理器的匯出交易之上；以及完成邏輯，用以將該目標代理器之安全屬性插入到對於該交易的回應之上，使得該主代理器可驗證該回應之來源。
TW101148334A 2011-12-21 2012-12-19 將存取控制功能性併入單晶片系統（ＳｏＣ） TWI479356B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/066355 WO2013095411A1 (en) 2011-12-21 2011-12-21 INCORPORATING ACCESS CONTROL FUNCTIONALITY INTO A SYSTEM ON A CHIP (SoC)

Publications (2)

Publication Number Publication Date
TW201346624A true TW201346624A (zh) 2013-11-16
TWI479356B TWI479356B (zh) 2015-04-01

Family

ID=48669069

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101148334A TWI479356B (zh) 2011-12-21 2012-12-19 將存取控制功能性併入單晶片系統（ＳｏＣ）

Country Status (4)

Country Link
US (1) US9805221B2 (zh)
GB (1) GB2511975B (zh)
TW (1) TWI479356B (zh)
WO (1) WO2013095411A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2500074B (en) * 2012-07-09 2014-08-20 Ultrasoc Technologies Ltd Debug architecture
US9927486B2 (en) 2012-07-09 2018-03-27 Ultrasoc Technologies Ltd. Debug architecture
US9740518B2 (en) 2012-09-12 2017-08-22 Nxp Usa, Inc. Conflict detection circuit for resolving access conflict to peripheral device by multiple virtual machines
WO2014080248A1 (en) 2012-11-23 2014-05-30 Freescale Semiconductor, Inc. System on chip
US9781120B2 (en) * 2013-07-18 2017-10-03 Nxp Usa, Inc. System on chip and method therefor
US9690719B2 (en) 2014-09-11 2017-06-27 Nxp Usa, Inc. Mechanism for managing access to at least one shared integrated peripheral of a processing unit and a method of operating thereof
US10726162B2 (en) * 2014-12-19 2020-07-28 Intel Corporation Security plugin for a system-on-a-chip platform
US10303453B2 (en) * 2015-05-08 2019-05-28 Desktop 365, LLC Method and system for managing the end to end lifecycle of the virtualization environment for an appliance
EP3373183B1 (en) * 2017-03-09 2020-10-28 STMicroelectronics Srl System with soc connections among ip and multiple gpios, and corresponding method
IT201700057307A1 (it) * 2017-05-26 2018-11-26 St Microelectronics Srl Sistema ip-gpio, apparecchiatura e procedimento corrispondenti
US11100023B2 (en) * 2017-09-28 2021-08-24 Intel Corporation System, apparatus and method for tunneling validated security information
US11281595B2 (en) * 2018-05-28 2022-03-22 Intel Corporation Integration of disparate system architectures using configurable isolated memory regions and trust domain conversion bridge
GB2591978B (en) * 2019-10-07 2023-06-21 Siemens Ind Software Inc Message Monitoring

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7484081B1 (en) * 2000-10-10 2009-01-27 Altera Corporation Method and apparatus for protecting designs in SRAM-based programmable logic devices
US7392546B2 (en) * 2001-06-11 2008-06-24 Bea Systems, Inc. System and method for server security and entitlement processing
GB0114317D0 (en) * 2001-06-13 2001-08-01 Kean Thomas A Method of protecting intellectual property cores on field programmable gate array
US7266786B2 (en) * 2002-11-05 2007-09-04 Sonics, Inc. Method and apparatus for configurable address mapping and protection architecture and hardware for on-chip systems
US8504992B2 (en) * 2003-10-31 2013-08-06 Sonics, Inc. Method and apparatus for establishing a quality of service model
FR2869699A1 (fr) * 2004-05-03 2005-11-04 St Microelectronics Sa Systeme sur une puce avec unite d'arbitrage, et cle de stockage l'incorporant
TW200601775A (en) * 2004-06-30 2006-01-01 Network Security Technology System-on-chip containing silicon security intellectual property device and related application system and method containing system-on-chip
US7987373B2 (en) * 2004-09-30 2011-07-26 Synopsys, Inc. Apparatus and method for licensing programmable hardware sub-designs using a host-identifier
US7437698B2 (en) * 2005-11-30 2008-10-14 Freescale Semiconductor, Inc. Method and program product for protecting information in EDA tool design views
US8656191B2 (en) * 2005-12-23 2014-02-18 Nagravision S.A. Secure system-on-chip
US20080263324A1 (en) * 2006-08-10 2008-10-23 Sehat Sutardja Dynamic core switching
PT103744A (pt) * 2007-05-16 2008-11-17 Coreworks S A Arquitectura de acesso ao núcleo de rede.
US8149711B2 (en) * 2007-07-25 2012-04-03 Silicon Image, Inc. Data stream control for network devices
US20090080651A1 (en) * 2007-09-26 2009-03-26 Mips Technologies, Inc. Semiconductor with hardware locked intellectual property and related methods
US7861027B2 (en) * 2008-05-30 2010-12-28 Intel Corporation Providing a peripheral component interconnect (PCI)-compatible transaction level protocol for a system on a chip (SoC)
US7934046B2 (en) * 2008-07-02 2011-04-26 International Business Machines Corporation Access table lookup for bus bridge
US8032329B2 (en) * 2008-09-04 2011-10-04 Sonics, Inc. Method and system to monitor, debug, and analyze performance of an electronic design
SG171730A1 (en) * 2008-11-24 2011-07-28 Certicom Corp System and method for hardware based security
US7873068B2 (en) * 2009-03-31 2011-01-18 Intel Corporation Flexibly integrating endpoint logic into varied platforms
US8977863B1 (en) * 2010-08-30 2015-03-10 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for dynamic protection of intellectual property in electronic circuit designs
US8789170B2 (en) * 2010-09-24 2014-07-22 Intel Corporation Method for enforcing resource access control in computer systems
US9015270B2 (en) * 2010-10-08 2015-04-21 Time Warner Cable Enterprises Llc Apparatus and methods for enforcing content protection rules during data transfer between devices
US9405700B2 (en) * 2010-11-04 2016-08-02 Sonics, Inc. Methods and apparatus for virtualization in an integrated circuit
US8929373B2 (en) * 2011-09-29 2015-01-06 Intel Corporation Sending packets with expanded headers
US8775700B2 (en) 2011-09-29 2014-07-08 Intel Corporation Issuing requests to a fabric
US8805926B2 (en) 2011-09-29 2014-08-12 Intel Corporation Common idle state, active state and credit management for an interface
US8713234B2 (en) 2011-09-29 2014-04-29 Intel Corporation Supporting multiple channels of a single interface
US8713240B2 (en) 2011-09-29 2014-04-29 Intel Corporation Providing multiple decode options for a system-on-chip (SoC) fabric
US8711875B2 (en) 2011-09-29 2014-04-29 Intel Corporation Aggregating completion messages in a sideband interface
US8874976B2 (en) 2011-09-29 2014-10-28 Intel Corporation Providing error handling support to legacy devices
US9053251B2 (en) 2011-11-29 2015-06-09 Intel Corporation Providing a sideband message interface for system on a chip (SoC)

Also Published As

Publication number Publication date
GB2511975A (en) 2014-09-17
US9805221B2 (en) 2017-10-31
GB201410920D0 (en) 2014-08-06
GB2511975B (en) 2021-02-03
US20140137231A1 (en) 2014-05-15
TWI479356B (zh) 2015-04-01
WO2013095411A1 (en) 2013-06-27

Similar Documents

Publication Publication Date Title
TWI479356B (zh) 將存取控制功能性併入單晶片系統（ＳｏＣ）
JP6886013B2 (ja) 複数の再構成可能な領域を有する構成可能な論理プラットフォーム
US6922740B2 (en) Apparatus and method of memory access control for bus masters
JP6372941B2 (ja) 共有システムリソースのセマフォベースの保護のためのシステムおよび方法
EP2385479B1 (en) Information flow tracking and protection
Basak et al. A flexible architecture for systematic implementation of SoC security policies
JP5153887B2 (ja) プロセッサから周辺機器へのセキュア動作モードアクセス特権の譲渡のための方法及び装置
JP2016516228A (ja) システムオンチップ内のスレーブユニットへの、コントロール下でのアクセス方法および回路装置
US8316414B2 (en) Reconfiguring a secure system
US7277972B2 (en) Data processing system with peripheral access protection and method therefor
US8990451B2 (en) Controller for direct access to a memory for the direct transfer of data between memories of several peripheral devices, method and computer program enabling the implementation of such a controller
US9536075B2 (en) Dynamic resource sharing
US11366940B2 (en) Secure-aware bus system
US20210303691A1 (en) Ip independent secure firmware load
US20210264066A1 (en) Peripheral access on a secure-aware bus system
CN115203095A (zh) PCIe装置及其操作方法
Nabeel et al. An interposer-based root of trust: Seize the opportunity for secure system-level integration of untrusted chiplets
US11531760B1 (en) Baseboard management controller (BMC)-based security processor
US9053092B2 (en) System authorizing direct data transfers between memories of several components of that system
CN116340243A (zh) 一种双核可信执行的安全芯片架构
US20190042473A1 (en) Technologies for enabling slow speed controllers to use hw crypto engine for i/o protection
US11847226B1 (en) Baseboard Management Controller (BMC)-based security processor
US11836026B1 (en) System-on-chip with DVFM protection circuit
EP4187415A1 (en) Processing system, related device and method for protecting latches or flip-flops of a register
US20220197729A1 (en) Advanced queue monitoring system