TW201337756A - 複雜可編程邏輯器件更新方法及系統 - Google Patents

複雜可編程邏輯器件更新方法及系統 Download PDF

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一種複雜可編程邏輯器件更新方法及系統，該方法包括：從BMC中獲取複雜可編程邏輯器件CPLD晶片的更新狀態；判斷CPLD晶片的更新狀態是否為更新開始，當不為更新開始時，在將CPLD晶片的JTAG介面設置為讀模式後，讀取CPLD晶片的版本資訊；獲取BMC中存儲的要更新到CPLD晶片的代碼文檔的版本資訊；判斷要更新到CPLD晶片的代碼文檔的版本資訊是否大於CPLD晶片的版本資訊，當大於或為更新開始時，在將CPLD晶片的JTAG介面設置為寫模式後，將要更新到CPLD晶片的代碼文檔寫入CPLD晶片。

Description

複雜可編程邏輯器件更新方法及系統
本發明涉及一種複雜可編程邏輯器件更新方法及系統，尤其涉及一種電腦中的複雜可編程邏輯器件更新方法及系統。
複雜可編程邏輯器件(Complex Programmable Logic Device，CPLD)作為一種成熟的數位集成設計技術，得到了非常廣泛的應用。傳統的CPLD更新方法是通過下載線纜將CPLD代碼文檔下載到CPLD晶片中去，最常用的是通過標準的聯合測試行動小組(Joint Test Action Group，JTAG)介面來執行更新動作。
傳統的CPLD更新方法，需要借助一個編程器作為輔助硬體，並通過該編程器將要更新的CPLD代碼文檔下載至CPLD晶片。輔助硬體的加入，在缺乏該編程器時，會帶來CPLD晶片升級的不便利。同時，傳統的CPLD更新方法，在借助編程器的情況下，可讀取CPLD晶片中的CPLD代碼文檔，給逆向工程帶來便利，降低了CPLD晶片的安全性。
鑒於以上內容，有必要提供一種複雜可編程邏輯器件更新方法及系統，可在不借助其他輔助硬體的情況下，實現CPLD晶片的自動更新。
所述複雜可編程邏輯器件更新方法，該方法包括以下步驟：獲取步驟一：在BMC啟動成功後，從BMC中獲取複雜可編程邏輯器件CPLD晶片的更新狀態，所述CPLD晶片的更新狀態包括更新完成和更新開始；判斷步驟一：判斷CPLD晶片的更新狀態是否為更新開始，當該更新狀態為更新開始時，執行更新步驟，否則，執行讀取步驟；讀取步驟：在將CPLD晶片的JTAG介面設置為讀模式後，讀取CPLD晶片的版本資訊；獲取步驟二：獲取BMC中存儲的要更新到CPLD晶片的代碼文檔的版本資訊；判斷步驟二：判斷要更新到CPLD晶片的代碼文檔的版本資訊是否大於CPLD晶片的版本資訊，當要更新到CPLD晶片的代碼文檔的版本資訊大於CPLD晶片的版本資訊時，執行更新步驟，否則，直接結束流程；更新步驟：在將CPLD晶片的JTAG介面設置為寫模式後，將要更新到CPLD晶片的代碼文檔寫入CPLD晶片；判斷步驟三：判斷更新過程是否完成，當更新過程完成時，記錄一條關於CPLD晶片更新的日誌，否則繼續進行更新。
所述複雜可編程邏輯器件更新系統，該系統包括：獲取模組，用於在BMC啟動成功後，從BMC中獲取複雜可編程邏輯器件CPLD晶片的更新狀態，所述CPLD晶片的更新狀態包括更新完成和更新開始；判斷模組，用於判斷CPLD晶片的更新狀態是否為更新開始；設置模組，用於當CPLD晶片的更新狀態為更新完成時，將CPLD晶片的JTAG介面設置為讀模式；所述獲取模組，還用於從CPLD晶片中獲取該CPLD晶片的版本資訊及獲取BMC中存儲的要更新到CPLD晶片的代碼文檔的版本資訊；所述判斷模組，還用於判斷要更新到CPLD晶片的代碼文檔的版本資訊是否大於CPLD晶片的版本資訊；所述設置模組，還用於當CPLD晶片的更新狀態為更新開始時，或者要更新到CPLD晶片的代碼文檔的版本資訊大於CPLD晶片的版本資訊時，將CPLD晶片的JTAG介面設置為寫模式；更新模組，用於將要更新到CPLD晶片的代碼文檔寫入CPLD晶片；記錄模組，用於當更新過程完成時，記錄一條關於CPLD晶片更新的日誌。
相較於習知技術，本發明所述之複雜可編程邏輯器件更新方法及系統，在不借助其他輔助硬體的情況下，將要更新的CPLD代碼文檔存儲於基板管理控制器(Baseboard Management Controller，BMC)中，並通過BMC的通用輸入/輸出(General Purpose Input Output，GPIO)介面將要更新的CPLD代碼文檔發送至CPLD晶片，從而實現CPLD晶片的自動更新，同時可保證無法通過其他輔助硬體來讀取CPLD晶片中的CPLD代碼文檔，從而提高了CPLD晶片的安全性。
如圖1所示，係為本發明複雜可編程邏輯器件更新系統較佳實施例之架構圖。
所述電腦1中包括BMC20、CPLD晶片30。所述BMC20通過四個GPIO介面與CPLD晶片30的JTAG介面的四個管腳連接。所述複雜可編程邏輯器件更新系統10運行於BMC20中。
所述JTAG介面是一種國際標準測試協定(IEEE 1149.1相容)，主要用於晶片內部測試和實現線上編程。標準的JTAG介面有4個管腳，管腳定義如下表：
因為每個管腳均只有一條資料線，各管腳的通信協定採用序列傳輸。時鐘由TCK管腳輸入，模式選擇是由TMS管腳一次操作一位來實現的，所述模式選擇中包括兩種模式：讀模式和寫模式。每一位元資料在每個TCK時鐘脈衝下分別由TDI管腳和TDO管腳傳入或傳出。JTAG介面的工作模式為：當TMS管腳選擇寫模式時，在TCK管腳的控制下，通過TDI管腳寫入資料至CPLD晶片30；當TMS管腳選擇讀模式時，在TCK管腳的控制下，通過TDO管腳從CPLD晶片30中讀取資料。
如圖2所示，係為本發明複雜可編程邏輯器件更新系統較佳實施例之功能模組圖。
所述複雜可編程邏輯器件更新系統10包括獲取模組100、判斷模組101、更新模組102、記錄模組103、重啟模組104、重置模組105及設置模組106。各模組的功能將結合圖3之流程圖進行詳細介紹。
如圖3所示，係為本發明複雜可編程邏輯器件更新方法較佳實施例之流程圖。
步驟S10，在電腦1的啟動過程中，BMC20啟動成功後，所述獲取模組100從BMC20中獲取CPLD晶片30的更新狀態。所述CPLD晶片30的更新狀態包括：更新完成和更新開始。
在該步驟S10前，所述重置模組105設置一個狀態變數，用來標誌CPLD晶片30更新成功與否，可以避免BMC20更新CPLD晶片30過程中斷電導致更新失敗從而導致下次開機不了的現象發生。當CPLD晶片30的更新狀態為更新完成時，表明CPLD晶片30更新成功；反之，當CPLD晶片30的更新狀態為更新開始時，表明CPLD晶片30更新失敗。
當CPLD晶片30更新完成時，重置模組105將該狀態變數設置為一個值，例如為false。當CPLD晶片30更新開始時，重置模組105將該狀態變數設置為另外一個值，例如為true。該狀態變數的初始值(default)設為更新完成的狀態所對應的值false。
重置模組105設置的狀態變數的值保存於BMC20中。在電腦1開機過程中，獲取模組100能在BMC20的保存位置獲取該狀態變數的值。
步驟S12，所述判斷模組101判斷CPLD晶片30的更新狀態是否為更新開始，當該更新狀態為更新開始時，執行步驟S20，否則，執行步驟S14。
判斷模組101判斷CPLD晶片30的更新狀態是否為更新開始，即判斷獲取模組100所獲取的狀態變數的值是否為true，當該狀態變數的值為true時，說明狀態變數在上次CPLD晶片30開始更新時被重置模組105設置為true，CPLD晶片30在上次更新的過程中斷電而沒有更新成功；當該狀態變數為false時，說明CPLD晶片30上次更新完成。
步驟S14，所述設置模組106通過與TMS管腳連接的GPIO介面設置該TMS管腳為讀模式後，所述獲取模組100讀取CPLD晶片30的版本資訊V1，並將該版本資訊V1保存於電腦1的暫存器中。
所述CPLD晶片30中包括一個更新前的CPLD代碼文檔，該CPLD代碼文檔中包括一個版本資訊V1，獲取模組100可從該更新前的CPLD代碼文檔中讀取CPLD晶片30的版本資訊V1。
在設置模組106將TMS管腳設置為讀模式後，獲取模組100通過與TCK管腳連接的GPIO介面控制該TCK管腳的時鐘脈衝，並在該時鐘脈衝的控制下通過TDO管腳從CPLD晶片30中讀取CPLD晶片30的版本資訊V1，該版本資訊V1經與該TDO管腳連接的GPIO介面傳回BMC20中。
步驟S16，所述獲取模組100再獲取BMC20中存儲的要更新到CPLD晶片30的代碼文檔的版本資訊V2。所述要更新到CPLD晶片30的代碼文檔存儲於BMC20中。
步驟S18，所述判斷模組101判斷要更新到CPLD晶片30的代碼文檔的版本資訊V2是否大於CPLD晶片30的版本資訊V1。當要更新到CPLD晶片30的代碼文檔的版本資訊V2大於CPLD晶片30的版本資訊V1時，執行步驟S20，否則，直接結束流程。
步驟S20，所述設置模組106通過與TMS管腳連接的GPIO介面設置該TMS管腳為寫模式，所述更新模組102將要更新到CPLD晶片30的代碼文檔寫入CPLD晶片30，同時重置模組105將狀態變數設置為true。
在設置模組106將TMS管腳設置為寫模式後，更新模組102通過與TCK管腳連接的GPIO介面控制該TCK管腳的時鐘脈衝，並在該時鐘脈衝的控制下通過TDI管腳將要更新到CPLD晶片30的代碼文檔寫入CPLD晶片30。
在更新模組102開始寫入時，重置模組105將狀態變數設置為更新開始的狀態所對應的值true。當電腦1在更新過程中突然斷電而導致更新失敗時，該狀態變數的值仍為true，表示更新沒有完成。在電腦1斷電後，流程結束，步驟S22至步驟S26均不再執行。
步驟S22，所述判斷模組101判斷該更新過程是否完成。當更新過程完成時，執行步驟S24，否則，返回步驟S20。
判斷模組101判斷更新模組102是否仍在通過TDI管腳將要更新到CPLD晶片30的代碼文檔寫入CPLD晶片30。如果是仍在寫入時，判斷模組101判定該更新過程沒有完成，否則，判定該更新過程完成。
步驟S24，重置模組105設置狀態變數的置為false，所述記錄模組103記錄一條關於CPLD晶片30更新的日誌。
所述更新的日誌包括以下內容：更新前CPLD晶片30的版本資訊、更新後的CPLD晶片30的版本資訊、更新前CPLD晶片30的更新狀態等。
步驟S26，所述重啟模組104重啟BMC20。在BMC20的啟動過程中，CPLD晶片30被載入，則更新後的CPLD晶片30的版本生效。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅爲本發明之較佳實施例，本發明之範圍並不以上述實施例爲限，舉凡熟悉本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
1．．．電腦
10．．．複雜可編程邏輯器件更新系統
20．．．BMC
30．．．CPLD晶片
100．．．獲取模組
101．．．判斷模組
102．．．更新模組
103．．．記錄模組
104．．．重啟模組
105．．．重置模組
106．．．設置模組
S10．．．從BMC中獲取CPLD晶片的更新狀態
S12．．．CPLD晶片的更新狀態是否為更新開始
S14．．．在將CPLD晶片的JTAG介面設置為讀模式後，讀取CPLD晶片的版本資訊
S16．．．獲取BMC中存儲的要更新到CPLD晶片的代碼文檔的版本資訊
S18．．．要更新到CPLD晶片的代碼文檔的版本資訊是否大於CPLD晶片的版本資訊
S20．．．在將CPLD晶片的JTAG介面設置為寫模式後，將要更新到CPLD晶片的代碼文檔寫入CPLD晶片
S22．．．更新過程是否完成
S24．．．記錄一條關於CPLD晶片更新的日誌
S26．．．重啟BMC
圖1係為本發明複雜可編程邏輯器件更新系統較佳實施例之架構圖。
圖2係為本發明複雜可編程邏輯器件更新系統較佳實施例之功能模組圖。
圖3係為本發明複雜可編程邏輯器件更新方法較佳實施例之流程圖。
S10．．．從BMC中獲取CPLD晶片的更新狀態
S12．．．CPLD晶片的更新狀態是否為更新開始
S14．．．在將CPLD晶片的JTAG介面設置為讀模式後，讀取CPLD晶片的版本資訊
S16．．．獲取BMC中存儲的要更新到CPLD晶片的代碼文檔的版本資訊
S18．．．要更新到CPLD晶片的代碼文檔的版本資訊是否大於CPLD晶片的版本資訊
S20．．．在將CPLD晶片的JTAG介面設置為寫模式後，將要更新到CPLD晶片的代碼文檔寫入CPLD晶片
S22．．．更新過程是否完成
S24．．．記錄一條關於CPLD晶片更新的日誌
S26．．．重啟BMC

Claims (10)

  1. 一種複雜可編程邏輯器件更新方法，其中，該方法包括以下步驟：
    獲取步驟一：在BMC啟動成功後，從BMC中獲取複雜可編程邏輯器件CPLD晶片的更新狀態，所述CPLD晶片的更新狀態包括更新完成和更新開始；
    判斷步驟一：判斷CPLD晶片的更新狀態是否為更新開始，當該更新狀態為更新開始時，執行更新步驟，否則，執行讀取步驟；
    讀取步驟：在將CPLD晶片的JTAG介面設置為讀模式後，讀取CPLD晶片的版本資訊；
    獲取步驟二：獲取BMC中存儲的要更新到CPLD晶片的代碼文檔的版本資訊；
    判斷步驟二：判斷要更新到CPLD晶片的代碼文檔的版本資訊是否大於CPLD晶片的版本資訊，當要更新到CPLD晶片的代碼文檔的版本資訊大於CPLD晶片的版本資訊時，執行更新步驟，否則，直接結束流程；
    更新步驟：在將CPLD晶片的JTAG介面設置為寫模式後，將要更新到CPLD晶片的代碼文檔寫入CPLD晶片；
    判斷步驟三：判斷更新過程是否完成，當更新過程完成時，記錄一條關於CPLD晶片更新的日誌，否則繼續進行更新。
  2. 如申請專利範圍第1項所述之複雜可編程邏輯器件更新方法，其中，在獲取步驟一前還包括：
    重置步驟：設置一個狀態變數，用來標誌CPLD晶片更新成功與否；當CPLD晶片更新成功時，該狀態變數為更新完成時所對應的值；當CPLD晶片更新失敗時，該狀態變數為更新開始時所對應的值。
  3. 如申請專利範圍第2項所述之複雜可編程邏輯器件更新方法，其中，該方法還包括步驟：
    當更新開始時，重置所述狀態變數的值為更新開始所對應的值；及
    當更新成功時，重置所述狀態變數的值為更新完成所對應的值。
  4. 如申請專利範圍第1項所述之複雜可編程邏輯器件更新方法，其中，所述讀取步驟包括：
    通過與TMS管腳連接的GPIO介面設置該TMS管腳為讀模式後，通過與TCK管腳連接的GPIO介面控制該TCK管腳的時鐘脈衝，所述JTAG介面包括TMS管腳、TCK管腳、TDO管腳和TDI管腳；
    在該時鐘脈衝的控制下通過TDO管腳從CPLD晶片中讀取CPLD晶片的版本資訊；
    該版本資訊經與該TDO管腳連接的GPIO介面傳回BMC中。
  5. 如申請專利範圍第1項所述之複雜可編程邏輯器件更新方法，其中，所述更新步驟包括：
    通過與TMS管腳連接的GPIO介面設置該TMS管腳為寫模式後，通過與TCK管腳連接的GPIO介面控制該TCK管腳的時鐘脈衝；
    在該時鐘脈衝的控制下通過TDI管腳將要更新到CPLD晶片的代碼文檔寫入CPLD晶片。
  6. 一種複雜可編程邏輯器件更新系統，其中，該系統包括：
    獲取模組，用於在BMC啟動成功後，從BMC中獲取複雜可編程邏輯器件CPLD晶片的更新狀態，所述CPLD晶片的更新狀態包括更新完成和更新開始；
    判斷模組，用於判斷CPLD晶片的更新狀態是否為更新開始；
    設置模組，用於當CPLD晶片的更新狀態為更新完成時，將CPLD晶片的JTAG介面設置為讀模式；
    所述獲取模組，還用於從CPLD晶片中獲取該CPLD晶片的版本資訊及獲取BMC中存儲的要更新到CPLD晶片的代碼文檔的版本資訊；
    所述判斷模組，還用於判斷要更新到CPLD晶片的代碼文檔的版本資訊是否大於CPLD晶片的版本資訊；
    所述設置模組，還用於當CPLD晶片的更新狀態為更新開始時，或者要更新到CPLD晶片的代碼文檔的版本資訊大於CPLD晶片的版本資訊時，將CPLD晶片的JTAG介面設置為寫模式；
    更新模組，用於將要更新到CPLD晶片的代碼文檔寫入CPLD晶片；
    記錄模組，用於當更新過程完成時，記錄一條關於CPLD晶片更新的日誌。
  7. 如申請專利範圍第6項所述之複雜可編程邏輯器件更新系統，其中，該系統還包括：
    重置模組，用於設置一個狀態變數，當CPLD晶片更新開始時，重置該狀態變數的值為更新開始所對應的值；當CPLD晶片更新成功時，重置該狀態變數的值為更新完成所對應的值。
  8. 如申請專利範圍第6項所述之複雜可編程邏輯器件更新系統，其中，所述獲取模組通過以下步驟讀取CPLD晶片的版本資訊：
    通過與TMS管腳連接的GPIO介面設置該TMS管腳為讀模式後，通過與TCK管腳連接的GPIO介面控制該TCK管腳的時鐘脈衝，所述JTAG介面包括TMS管腳、TCK管腳和TDO管腳；
    在該時鐘脈衝的控制下通過TDO管腳從CPLD晶片中讀取CPLD晶片的版本資訊；
    該版本資訊經與該TDO管腳連接的GPIO介面傳回BMC中。
  9. 如申請專利範圍第6項所述之複雜可編程邏輯器件更新系統，其中，所述更新模組通過以下步驟將要更新的CPLD代碼文檔寫入CPLD晶片：
    通過與TMS管腳連接的GPIO介面設置該TMS管腳為寫模式後，通過與TCK管腳連接的GPIO介面控制該TCK管腳的時鐘脈衝；
    在該時鐘脈衝的控制下通過TDI管腳將要更新到CPLD晶片的代碼文檔寫入CPLD晶片。
  10. 如申請專利範圍第6項所述之複雜可編程邏輯器件更新系統，其中，該系統還包括：
    重啟模組，用於在更新成功後重啟BMC。
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