TW201334167A - 半導體元件及其製法 - Google Patents

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Abstract

本發明提供一種半導體元件及其製法，包括：一隔離區域，其中隔離區域從一基板之一第一側延伸到基板之一第二側，且隔離區域具有一第一摻雜質之第一濃度相鄰於基板之第二側；以及一第一光感測二極體相鄰於隔離區域，其中第一光感測二極體具有一第二摻雜質之第二濃度相鄰於基板之第二側，且第一摻雜質之第一濃度大於第二摻雜質之第二濃度，且第一摻雜質之導電性不同於第一摻雜質。

Description

半導體元件及其製法
本發明係有關於一種半導體元件及其製法，且特別是有關於一種降低影像感測器串線干擾(cross-talk)的半導體元件及其製法。
互補式金屬氧化物半導體影像感測器(complementary metal oxide semiconductor image sensor)一般利用一系列光二極體(photodiodes)形成於半導體基板之畫素區域的陣列中，當光照射到光二極體之後，用以感測光。傳輸電晶體(transfer transistor)形成於每個畫素區域中且相鄰於每一個光二極體，在一所需時間中，傳輸被光二極體感測到的光所產生之訊號。在一所需時間中，藉由操作傳輸電晶體，光二極體與傳輸電晶體可於此所需時間中擷取影像。
互補式金屬氧化物半導體影像感測器(complementary metal oxide semiconductor image sensor)通常以前側感光結構(front side illumination configuration)或背側感光結構而形成。在前側感光結構中，光從影像感測器(image sensor)的”前側”穿過二極體，其中影像感測器就是傳輸電晶體所形成的位置。然而，在光到達光二極體之前，光會被迫穿過位於光二極體之上的任何金屬層、介電層與傳輸電晶體，由於這些金屬層、介電層與傳輸電晶體並非必需為半透明狀或是不容易讓光通過的材料，因此會造成製程及/或操作方面的問題。
在背側感光結構中，傳輸電晶體、金屬層與介電層形 成於基板的前側，且光從基板的”背側”穿過光二極體，因此在光尚未到達傳輸電晶體、金屬層與介電層之前，光就先撞擊到光二極體。這樣的結構設計可降低影像感測器製程與操作的複雜性。
然而，畫素區域彼此相鄰可能會造成彼此操作的干擾，此現象為熟知的串線干擾(cross-talk)。此串線干擾(cross-talk)會降低影像感測器的準確度與效率。
本發明提供一種半導體元件，包括：一隔離區域，其中該隔離區域從一基板之一第一側延伸到該基板之一第二側，且該隔離區域具有一第一摻雜質之第一濃度相鄰於該基板之第二側；以及一第一光感測二極體相鄰於該隔離區域，其中該第一光感測二極體具有一第二摻雜質之第二濃度相鄰於該基板之第二側，且該第一摻雜質之第一濃度大於該第二摻雜質之第二濃度，且第一摻雜質之導電性不同於該第一摻雜質。
本發明另提供一種半導體元件，包括：一第一光感測二極體形成於一基板之一第一畫素區域；一第二光感測二極體形成於一基板之一第二畫素區域；以及一隔離區域介於該第一光感測二極體與第二光感測二極體之間，其中該隔離區域具有一摻雜質之一濃度高於相鄰於該基板之一背側的該第一光感測二極體與第二光感測二極體之濃度。
本發明亦提供一種半導體元件之製法，包括以下步驟：佈植一隔離區域於一基板中，以佈植離子穿過該基板之一前側，且於該基板中之一第一深度形成第一摻雜質之 第一濃度；佈植一光感測二極體相鄰於該隔離區域，以形成一第二摻雜質之第二濃度，其中該第二摻雜質之第二濃度低於該第一摻雜質之第一濃度；以及薄化相對於該基板第一側之一第二側，以降低該基板之厚度至該第一深度。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
此處所敘述的實施例稱為互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)背側感光影像感測器。然而，亦可應用於其他實施例中，例如其他影像感測器或其他半導體元件。
請參見第1圖，此圖顯示影像感測器100包括背側感光畫素區域101格柵或陣列。影像感測器100也可包括邏輯區域103相鄰於畫素區域陣列101。邏輯區域103可具有額外的電路與接觸結構用以將輸入或輸出訊號傳入或傳出畫素區域陣列101。邏輯區域103用以提供畫素區域101一操作環境，與減少(moderate)畫素區域陣列101與其他外部元件(圖中未顯示)之間的傳輸。
第2A-2B圖分別顯示相鄰畫素區域101沿著A-A’與B-B’切線的簡化剖面圖，且顯示基板201具有兩個畫素區域101被隔離區域205所分隔。基板201可包括前側202與背側204，且基板201可為半導體材料，例如具有(110)晶向結構(crystal orientation)的矽、鍺、鑽石或類似之材料。另外也可以是化合物材料，例如具有不同晶向結構的矽化 鍺、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、碳化矽鍺(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)、磷化鎵銦(gallium indium phosphide)、上述之組合或類似之材料。此外，基板201可包括絕緣層上覆矽(silicon-on-insulator,SOI)基板。一般而言，絕緣層上覆矽(SOI)基板包括一層半導體層，例如磊晶矽、鍺、矽化鍺、絕緣層上覆矽(SOI)、絕緣層上覆矽化鍺或上述之組合。基板201可摻雜p型摻雜質，例如硼、鋁、鎵或類似之材料。此外，基板亦可摻雜n型摻雜質，此為本領域人士所熟知。
隔離區域205可位於基板201中且介於各自獨立的畫素區域101之間，為了分離與區隔畫素區域101與光感測二極體(photosensitive diodes)301(並未顯示於第2A-2B圖中，但顯示於下述第3A-3B圖中)。隔離區域205可由一種材料所形成，此材料係用於隔離與限制畫素區域101與光感測二極體301相互作用的材料。於一實施例中，隔離區域205可包括摻雜質，用以幫助隔離光感測二極體301。舉例而言，隔離區域205可包括導電性類似於基板201之摻雜質，因此，如果基板201為p型基板，則隔離區域205可包括p型摻雜質，例如硼、鎵、銦、上述之組合或類似之材料，此外亦可使用其他可輔助畫素區域101與光感測二極體301之間隔離之合適摻雜質。
於一實施例中，隔離區域205可藉由使用顯影製程(photolithographic masking process)與佈植製程(implantation process)而形成。於此製程中，第一光阻(並未 顯示於第2A-2B圖中)可放置於基板201之上。第一光阻可包括習知的光阻材料，例如深紫外光光阻(deep ultra-violet photoresist,DUV photoresist)，且第一光阻可沉積於基板201之表面上，例如，藉由旋轉塗佈製程以放置第一光阻。然而，亦可使用其他合適的光阻材料或適合的方法形成第一光阻。當第一光阻放置於基板201之上，為了使第一光阻某些區域接觸能量而引發反應，係藉由圖案化光罩(reticle)，使第一光阻的部份暴露在能量(例如光)之下。接著可顯影第一光阻，且可移除部份的第一光阻，以暴露基板201表面的位置，此位置為後續想形成隔離區域205的位置。
當基板201的表面暴露出來，可藉由使用一製程，例如離子佈植製程搭配第一光阻，形成隔離區域205。於一實施例中，佈植硼，可進行用於隔離區域205的摻雜質佈植步驟，例如於流速0.5-1.0 sccm的條件下，使用前驅物三氟化硼(BF3)。提供前驅物時，佈植的離子源電弧電流(implantation source head Arc current)為約45-75伏特(V)，冷卻(chiller)溫度維持在約低於60℃。可持續對隔離區域205進行佈植，直到隔離區域205於第一深度d1的位置具有濃度介於約1e16-1e17 atom/cm3，其中第一深度d1為從基板201前側202到基板201最後會被薄化的位置之間的距離(雖然於佈植之後，隔離區域205可能延伸大於第一深度)。舉例而言，於一實施例中，基板201會被薄化至厚度為約2.15 μm，隔離區域205於第一深度(約2.15 μm)的位置，被佈植的濃度為約1e16 atom/cm3。形成之隔離區 域205具有第一寬度w1為約0.25 μm。
第2C圖顯示依據第2A-2B圖之實施例的隔離區域205之佈植數據圖(implantation profile)。於第2C圖中，線207代表第一深度d1，於一實施例中可為約2.15 μm。於此實施例中，隔離區域205於2.15 μm具有摻雜濃度為約1e16 atom/cm3。
當隔離區域205形成之後，可移除第一光阻。於一實施例中，利用一製程，例如灰化(ashing)製程，移除第一光阻，在此製程中，增加第一光阻的溫度直到第一光阻分解且可被移除。然而，此實施例並不限定於灰化製程，亦可使用其他適合用於移除第一光阻的製程。
第3A-3B圖顯示於畫素區域101中形成光感測二極體301，於第3A圖顯示第1圖中經由A-A’線的剖面圖，第3B圖顯示第1圖中經由B-B’線的剖面圖。光感測二極體301於第一剖面(例如於第1圖中沿著A-A’的剖面部份)可延伸穿過整個畫素區域101，於其他方向，光感測二極體301只延伸穿過部份的畫素區域101，以預留空間給放置於畫素區域101中的其他元件，例如傳輸電晶體500(並未顯示於第3A-3B圖中，但於第5圖中會討論之)。
利用感光二極體產生一訊號，此訊號與照射到感光二極體301的光之強度或亮度有關。於一實施例中，感光二極體301可包括n型摻雜區域303形成於基板201中(於此實施例中，可以是n型基板)，且可包括p型重摻雜區域305形成於n型摻雜區域303的表面上，以形成p-n-p介面(p-n-p junction)。
n型”重”摻雜區域”303”可藉由使用顯影製程(photolithographic masking process)與佈植製程(implantation process)而形成。於此製程，第二光阻(並未顯示於第3A-3B圖中)可放置於基板201表面之上。第二光阻類似於第一光阻，可包括習知的光阻材料，例如深紫外光光阻(deep ultra-violet photoresist,DUV photoresist)，且第二光阻可沉積於基板201之表面上，例如，藉由旋轉塗佈製程以放置第二光阻。然而，亦可使用其他合適的材料或方法形成或放置第二光阻。當第二光阻放置於基板201之上，為了使第二光阻某些區域接觸能量而引發反應，係藉由圖案化光罩(reticle)，使第二光阻的部份暴露在能量(例如光)之下。接著可顯影第二光阻，且可移除部份的第二光阻，以暴露基板201表面的位置，此位置即為後續欲形成感光二極體301的位置。
當第二光阻被放置與顯影後，n型”重”摻雜區域303可藉由第二光阻與佈植n型摻雜質(例如磷、砷、銻或類似之材料)而形成。於一實施例中，n型摻雜區域303被佈植，使其在基板201的第一深度d1位置的濃度小於隔離區域205之濃度，然而為了操作其仍然保有一定適合的濃度。舉例而言，於一實施例中，隔離區域205在第一深度d1的位置具有濃度為約1e16 atom/cm3，n型摻雜區域303在第一深度d1的位置具有濃度為約8e15 atom/cm3。
為了獲得所需的濃度，n型摻雜區域303藉由使用PH3作為前驅物，且於流速為約1.2-2.0 sccm的條件下進行佈植。提供前驅物時，佈植的離子源電弧電流(implantation source head Arc current)為約45-75伏特(V)，冷卻(chiller)溫度維持在約低於60℃。可持續對n型摻雜區域303進行佈植，直到n型摻雜區域303於第一深度d1的位置具有濃度介於約8e15-1e17 atom/cm3，第一深度d1為從基板201前側202到基板201最後會被薄化的位置之間的距離。
當形成n型摻雜區域303之後(例如使用佈植製程)，使用例如離子佈植製程並利用第二光阻作為光罩，以形成p型摻雜區域305。所形成之p型摻雜區域305延伸到基板101中一第二距離d2，d2為約1.6-2.15 μm。此外，所形成之p型摻雜區域305具有濃度為約5e15-1e16 atom/cm3。為了獲得所需的濃度，p型摻雜區域306藉由使用BF3作為前驅物，且於流速為約1.2-2.0 sccm的條件下進行佈植。於提供前驅物時，佈植的離子源電弧電流(implantation source head Arc current)為約45-75伏特(V)，冷卻(chiller)溫度維持在約低於60℃。
當感光二極體301形成之後，可移除第二光阻。於一實施例中，利用一製程，例如灰化(ashing)製程，移除第二光阻，在此實施例中，增加第二光阻的溫度直到第二光阻分解且可被移除。然而，此實施例並不限定於灰化製程，亦可使用其他適合用於移除第一光阻的製程。
第3C圖顯示依據第3A-3B圖之實施例的感光二極體301之佈植數據圖(implantation profile)。於第3C圖中，線307代表第一深度d1，於一實施例中可為約2.15 μm。於此實施例中，感光二極體301於2.15 μm具有摻雜濃度為約8e15 atom/cm3，此濃度低於顯示於第2C圖中的隔離區域 205之摻雜濃度。
再者，熟知本領域之人士應可理解，上述的感光二極體301僅僅是使用於實施例中的其中一種感光二極體301。例如，亦可使用針閘層光二極體(pinned layer photodiode)。任何適合的二極體可使用於實施例中，且這些二極體皆在本發明所保護的範圍內。再者，上述的準確方法或步驟順序可以被調整，例如在形成n型摻雜區域303之前，先形成p型摻雜區域305，亦在本發明的保護範圍內。
第4A-4B圖顯示為了形成傳輸電晶體500(並未顯示於第4A-4B圖中，但顯示於第5圖中)而形成閘極堆疊結構401，於第4A圖顯示第1圖中經由A-A’線的剖面圖，第4B圖顯示第1圖中經由B-B’線的剖面圖。閘極堆疊結構401可各自包括閘極介電層403與閘極電極405。可藉由本領域人士所熟知之任何合適的方法形成與圖案化閘極介電層403與閘極電極405於基板201之上。閘極介電層403可以是高介電常數材料(high-K dielectric material)，例如氧化矽、氮氧化矽、氮化矽、氧化物、含氮之氧化物、氧化鋁、氧化鑭(lanthanum oxide)、氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氮氧化鉿(hafnium oxynitride)、上述之組合或類似之材料。閘極介電層403可具有相對介電常數值(relative permittivity)大於約4。
於一實施例中，閘極介電層403包括一氧化物層，閘極介電層403可藉由任何的氧化製程而形成，例如於環境中充滿包括氧化物、水(H2O)、一氧化氮(NO)、或上述之組 合的條件下，使用濕式或乾式熱氧化法，或以四乙氧基矽烷(tetra-ethyl-ortho-silicate,TEOS)與氧作為前驅物，利用化學氣相沉積法。於一實施例中，閘極介電層403之厚度為約10埃(Å)-150埃(Å)，例如100埃(Å)。
閘極電極405可包括導電材料，例如金屬(例如鉭(tantalum)、鈦(titanium)、鉬(molybdenum)、鎢(tungsten)、鉑(platnium)、鋁(aluminum)、鉿(hafnium)、釕(ruthenium))、金屬矽化物(例如矽化鈦(titanium silicide)、矽化鈷(cobalt silicide)、矽化鎳(nickel silicide)、矽化鉭(tantalum silicide))、金屬氮化物(例如氮化鈦(titanium nitride)、氮化鉭(tantalium nitride))、摻雜多晶矽、其他導電材料或上述之組合。於一實施例中，沉積並再結晶非晶矽(amorphous silicon)，以製作多晶矽(poly-silicon)。於一實施例中，其中閘極電極405為多晶矽，閘極電極405可利用低壓化學氣相沉積法(low-pressure chemical vapor deposition,LPCVD)沉積摻雜或未摻雜多晶矽而形成，其厚度為約100埃(Å)-2,500埃(Å)，例如1,200埃(Å)。
第5圖顯示形成傳輸電晶體500中有關於閘極堆疊結構401之其他製程，例如形成間隙壁(spacer)501與源極/汲極區域503。間隙壁(spacer)501可形成於閘極介電層403與閘極電極405之側壁。一般間隙壁(spacer)501可藉由坦覆式沉積(blanket depositing)間隙層(圖中未顯示)於先前形成之結構上。間隙層可包括氮化矽(SiN)、氮氧化物(oxynitride)、碳化矽(SiC)、氮氧化矽(SiON)、氧化物、與類似之材料，且可使用一般常用的方法形成，例如化學氣 相沉積法(CVD)、電漿增強型化學氣相沉積法(PECVD)、濺鍍(sputter)與其他本領域人士所熟知之方法。接著圖案化間隙層，以形成間隙壁501，例如藉由非等向性蝕刻(anisotropically etching)，以從基板的水平表面移除間隙層。
源極/汲極區域503可形成於基板201中，並且與閘極介電層403分別位於感光二極體301的相對兩側。於一實施例中，其中基板201是p型基板，源極/汲極區域503可藉由佈植合適的n型摻雜質，例如磷、砷、銻或類似之材料而形成。可利用閘極電極405與間隙壁501作為光罩，以佈植源極/汲極區域503而形成輕摻雜源極/汲極區域(light doped source/drain regions,LDD regions)505與重摻雜源極/汲極區域507。
熟知本領域之人士應可理解，許多其他製程、步驟或類似之條件亦可用於形成源極/汲極區域503與感光二極體301。舉例而言，熟知本領域之人士應可理解，可藉由使用各種間隙壁與襯層(liner)之組合進行複數種佈植，以得到適用於特殊用途之特定形狀或特徵之源極/汲極區域503與感光二極體301。任何製程皆可使用於製作源極/汲極區域503與感光二極體301，上文的內容並非用以限定本發明實施例於上述呈現的步驟。
第6圖顯示形成第一層間介電層(inter-layer dielectric layer,ILD layer)601於畫素區域101之上與形成接觸插塞603於第一層間介電層(ILD layer)601之中。第一層間介電層601可包括一材料，例如硼磷矽玻璃(boron phosphorous silicate glass,BPSG)，亦可使用其他材料。第一層間介電層 601可藉由一製程而形成，例如電漿增強型化學氣相沉積法(PECVD)，亦可使用其他製程，例如低壓化學氣相沉積法(LPCVD)。第一層間介電層601之厚度為約100埃(Å)-3,000埃(Å)。
接觸插塞603係藉由使用合適的微影製程與蝕刻製程(photolithography and etching techniques)穿過第一層間介電層601而形成。一般而言，微影製程牽涉到沉積光阻材料、光阻材料被遮蔽、曝光與顯影，以暴露部份的第一層間介電層601，暴露的部份即為欲移除的部份。剩下的光阻材料保護下層的材料免受後續製程步驟的干擾，例如蝕刻。於一實施例中，利用光阻材料製作出圖案化光阻以定義接觸插塞603。亦可使用額外的罩幕(mask)，例如硬罩幕(hard mask)。第一蝕刻步驟可以是非等向性(anisotropic)或等向性(isotropic)蝕刻。
接著形成接觸插塞603以接觸基板201與閘極電極405。接觸插塞603可包括阻障層/黏著層(並未各別顯示於第6圖中)，以避免擴散並且對接觸插塞603提供較佳的黏著力。於一實施例中，阻障層由一或多層鈦、氮化鈦、鉭、氮化鉭或類似之材料所組成。阻障層可藉由化學氣相沉積法形成，亦可使用其他方法形成。阻障層之總體厚度為約50埃(Å)-500埃(Å)。
接觸插塞603可由任何適合的導電材料所形成，例如高導電性、低電阻金屬、元素金屬、過渡金屬或類似之材料所組成。於一示範實施例中，接觸插塞603由鎢所組成，亦可使用其他材料，例如銅。於一實施例中，接觸插塞603 由鎢所組成，接觸插塞603由本領域人士所熟知之化學氣相沉積法(CVD)所形成，亦可使用其他形成方法。
當接觸插塞603形成之後，可對基板201之前側202進行後續製程。為了在已形成的各別元件之間形成內連線結構(interconnections)，製程可包括形成各種導電與介電層(於第6圖中合稱為標號605)。這些內連線結構可藉由合適的製程所形成(例如微影與蝕刻、鑲嵌(damsacene)、雙鑲嵌或類似之製程)，且可使用合適的導電材料，例如鋁合金、銅合金或類似之材料。
此外，當內連線結構形成於第一層間介電層601上之後，為了保護底下各層免受物理與化學的傷害，可形成保護層607。保護層607可由一或多種合適的介電材料所形成，例如氧化矽、氮化矽、低介電常數材料(low-k)(例如摻雜碳的氧化物)、超低介電常數材料(例如摻雜碳之多孔性二氧化矽)、上述之組合或類似之材料。保護層607可藉由合適的製程而形成，例如化學氣相沉積法(CVD)，亦可使用其他合適的製程。
當基板201之前側202進行所需製程之後，可降低或薄化基板201背側204之厚度。在光抵達感光二極體301之前，薄化步驟減少了光穿過基板201背側204的距離。基板201背側204之薄化可藉由使用移除製程，例如化學機械研磨製程(chemical mechanical polishing,CMP)。於化學機械研磨製程(CMP)中，蝕刻材料與研磨材料一起接觸基板201之背側204，且研磨墊片(grinding pad)(圖中未顯示)用於去除基板201之背側204，直到達到所需的厚度。 然而，亦可使用任何合適用於薄化基板201背側204的製程，例如蝕刻或化學機械研磨製程(CMP)與蝕刻的結合。薄化基板201之背側204，以使基板201具有厚度為約2-2.3 μm。
當基板201被薄化之後，沿著基板201之背側204的隔離區域205具有高於感光二極體301的摻雜質濃度。具有高濃度的摻雜質可幫助減輕(mitigate)摻雜質從感光二極體301擴散到隔離區域205之效應。藉由減輕或降低擴散效應，可降低相鄰感光二極體301之間的串線干擾(cross-talk)，幫助影像感測器100具有較佳的效率與較少的問題。
第7圖顯示形成第一彩色濾光層701、第二彩色濾光層703與微透鏡705於基板201之背側204。第一彩色濾光層701與第二彩色濾光層703可包括基本三原色(例如紅、綠、藍)之任一色濾光層，並用以過濾會撞擊到感光二極體301之光。第一彩色濾光層701、第二彩色濾光層703可包括高分子材料或樹脂，例如聚合的高分子(polymeric polymer)，其包括具有顏色的色料(colored pigment)。於一實施例中，第一彩色濾光層701可形成於一感光二極體301之上，而第二彩色濾光層703可形成於相鄰的感光二極體301之上，且第一彩色濾光層701可過濾的光不同於第二彩色濾光層703所過濾的光，亦可使用其他過濾層之組合。
微透鏡705與第一彩色濾光層701及第二彩色濾光層703分別形成於基板201的相對兩側，且可用於將撞擊的光更直接地聚集到感光二極體301上。可藉由施加並圖案 化一正型光阻(圖中未顯示)於第一彩色濾光層701與第二彩色濾光層703之上，以形成微透鏡705。之後，正型光阻接著被烘烤(baked)，藉此將光阻形成曲面微透鏡(curved microlenses)705。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧影像感測器
101‧‧‧背側感光畫素區域
103‧‧‧邏輯區域
201‧‧‧基板
202‧‧‧前側
204‧‧‧背側
205‧‧‧隔離區域
207‧‧‧線
d1‧‧‧第一深度
301‧‧‧光感測二極體
303‧‧‧n型摻雜區域
305‧‧‧p型重摻雜區域
307‧‧‧線
d2‧‧‧第二距離
401‧‧‧閘極堆疊結構
403‧‧‧閘極介電層
405‧‧‧閘極電極
500‧‧‧傳輸電晶體
501‧‧‧間隙壁(spacer)
503‧‧‧源極/汲極區域
505‧‧‧輕摻雜源極/汲極區域(LDD)
507‧‧‧重摻雜源極/汲極區域
601‧‧‧一層間介電層(ILD layer)
603‧‧‧接觸插塞
605‧‧‧各種導電與介電層
607‧‧‧保護層
701‧‧‧第一彩色濾光層
703‧‧‧第二彩色濾光層
705‧‧‧微透鏡
第1圖顯示本發明一實施例之影像感測器具有畫素區域陣列。
第2A~2C圖為一系列剖面圖，用以說明本發明一實施例之影像感測器具有隔離區域。
第3A~3C圖為一系列剖面圖，用以說明本發明一實施例之影像感測器具有感光二極體。
第4A~4B圖為一系列剖面圖，用以說明本發明一實施例之影像感測器具有閘極堆疊結構。
第5圖為一剖面圖，用以說明本發明一實施例之形成傳輸電晶體。
第6圖為一剖面圖，用以說明本發明一實施例於基板的前側進行製程。
第7圖為一剖面圖，用以說明本發明一實施例之於基板的背側進行製程。
101‧‧‧背側感光畫素區域陣列
201‧‧‧基板
202‧‧‧前側
204‧‧‧背側
205‧‧‧隔離區域
301‧‧‧光感測二極體
303‧‧‧n型摻雜區域
305‧‧‧p型重摻雜區域
d2‧‧‧第二距離

Claims (10)

  1. 一種半導體元件，包括：一隔離區域，其中該隔離區域從一基板之一第一側延伸到該基板之一第二側，且該隔離區域具有一第一摻雜質之第一濃度相鄰於該基板之第二側；以及一第一光感測二極體相鄰於該隔離區域，其中該第一光感測二極體具有一第二摻雜質之第二濃度相鄰於該基板之第二側，且該第一摻雜質之第一濃度大於該第二摻雜質之第二濃度，且第一摻雜質之導電性不同於該第一摻雜質。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一摻雜質為硼(boron)，且該第二摻雜質為磷(phosphrous)。
  3. 如申請專利範圍第1項所述之半導體元件，尚包括：一第二光感測二極體相鄰於該隔離區域，且該第二光感測二極體與該第一光感測二極體分別位於該隔離區域之相對兩側，其中該第二光感測二極體具有一第三摻雜質之第三濃度相鄰於該基板之第二側，且該第一摻雜質之第一濃度大於該第三摻雜質之第三濃度。
  4. 如申請專利範圍第1項所述之半導體元件，其中該基板具有一厚度為約2.15 μm。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第一濃度介於約1e16-1e17 atom/cm3。
  6. 一種半導體元件之製法，包括以下步驟：佈植一隔離區域於一基板中，以佈植離子穿過該基板之一前側，且於該基板中之一第一深度形成第一摻雜質之 第一濃度；佈植一光感測二極體相鄰於該隔離區域，以形成一第二摻雜質之第二濃度，其中該第二摻雜質之第二濃度低於該第一摻雜質之第一濃度；以及薄化相對於該基板第一側之一第二側，以降低該基板之厚度至該第一深度。
  7. 如申請專利範圍第6項所述之半導體元件之製法，其中佈植該隔離區域尚包括佈植硼。
  8. 如申請專利範圍第7項所述之半導體元件之製法，其中佈植該光感測二極體尚包括佈植磷。
  9. 如申請專利範圍第6項所述之半導體元件之製法，其中佈植該隔離區域係在介於約45V-75V的條件下執行。
  10. 如申請專利範圍第9項所述之半導體元件之製法，其中佈植該隔離區域係在冷卻(chieller)溫度低於60℃的條件下執行。
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