TW201333958A

TW201333958A - 改善邊界及抑制干擾的快閃記憶體程式化技術

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Publication number: TW201333958A
Application number: TW101104243A
Authority: TW
Inventors: Chu-Yung Liu; Hsing-Wen Chang; Yao-Wen Chang; Tao-Cheng Lu
Original assignee: Macronix Int Co Ltd
Priority date: 2012-02-09
Filing date: 2012-02-09
Publication date: 2013-08-16
Also published as: TWI517164B

Abstract

本發明係揭露一種記憶裝置，其包括複數個記憶胞串列串聯安排於半導體主體中，例如是反及閘串列，具有複數條字元線。一選取目標記憶胞係由遞增步進脈衝程式化加以程式化，其中包括施加一程式化偏壓脈衝具有至少一循環的階梯輪廓，包括一初始階段中程式化電壓及通過電壓設定為具有一初始階級，及一後續部份該程式化電壓及選擇性地將通過電壓升壓至第二階級。於初始階段中，該位元線電壓及該串列選擇線電壓係用來開啟該串列選擇切換開關，並於該後續階段中關閉該串列選擇切換開關。此外，於施加該抑制位元線電壓以關閉該未選取串列的該串列選擇切換開關之前，該程式化電壓降至小於該程式化大小的一第一大小，並於施加該抑制位元線電壓以關閉該未選取串列的該串列選擇切換開關之後，該程式化電壓升至該程式化大小。

Description

改善邊界及抑制干擾的快閃記憶體程式化技術

本發明之實施例係關於快閃記憶體技術，特別是關於在以區塊適合應用於高密度之快閃記憶體技術。

快閃記憶體中是非揮發積體電路記憶體技術中的一種。傳統的快閃記憶體是使用浮動閘極記憶胞。另一種型態的快閃記憶體記憶胞被稱為電荷捕捉記憶胞，其使用一介電電荷捕捉層取代浮動閘極。

典型的電荷儲存記憶胞包含一場效電晶體(FET)結構，其中包含由通道所分隔之源極與汲極，以及藉由一電荷儲存結構而與通道分離的閘極，其中該電荷儲存結構包含穿隧介電層、電荷儲存層(浮動閘極或介電層)、與阻障介電層。較早的傳統設計如SONOS裝置，其中源極、汲極與通道形成於矽基材(S)上，穿隧介電層則由氧化矽(O)之上，電荷儲存層由氮化矽形成(N)，阻障介電層由氧化矽(O)形成，而閘極則為多晶矽(S)。

儲存於一快閃記憶裝置中的資料係由控制捕捉於其電荷捕捉結構中的電荷數量的方式進行。所儲存的電荷數量會設定於一快閃記憶裝置中記憶胞的臨界電壓，其允許其中的資料被讀取。

當低電壓應用中的目標臨界電壓值規範變的更緊密時，且在每個記憶胞中儲存多個位元的應用中，如何精確地控制程式化操作時儲存於一目標記憶胞的電荷數量就變得很困難，並且同時需要防止此記憶胞中所儲存的電荷於程式化和抹除操作時不會干擾到其他記憶胞。

因此，需要提供一種新的快閃記憶體技術以對快閃記憶體中所儲存的電荷具有更佳的控制能力。

本發明之實施例係揭露一種積體電路，包括快閃記憶體，其使用一控制器，組態為產生一程式化偏壓脈衝：於一第一情況下偏壓該些位元線及串列選擇線；設定與一目標記憶胞耦接的一字元線至一第一電壓準位，當該些位元線及串列選擇線在該第一情況下；之後，於該程式化偏壓脈衝內的一第二情況下偏壓該些位元線及串列選擇線；以及設定與該目標記憶胞耦接的該字元線至一第二電壓準位，當該些位元線及串列選擇線在該第二情況下，該第二電壓準位係高於該第一電壓準位。

本發明之實施例係揭露一種低電壓操作的記憶裝置組態，其包括複數個記憶胞串列串聯安排於半導體主體中，例如是可以應用在一反及閘陣列中的反及閘串列，具有複數條字元線與對應的記憶胞耦接。控制電路與該複數條字元線及該半導體主體耦接，以程式化一選取目標記憶胞，包括施加一程式化偏壓脈衝具有至少一循環的階梯輪廓，包括一初始階段中程式化電壓及通過電壓設定為具有一初始階級，及一後續部份該程式化電壓及選擇性地將通過電壓升壓至第二階級。於初始階段中，該位元線電壓及該串列選擇線電壓係用來開啟該串列選擇切換開關，並於該後續階段中關閉該串列選擇切換開關。

此處所描述之一種記憶裝置組態為於施加該抑制位元線電壓以關閉該未選取串列的該串列選擇切換開關之前，該程式化電壓降至小於該程式化大小的一第一大小，並於施加該抑制位元線電壓以關閉該未選取串列的該串列選擇切換開關之後，該程式化電壓升至該程式化大小。

依據本發明提供實施例之目的，會在下列實施方式的章節中搭配圖式被描述。

本發明之實施例描述係搭配圖式1到18進行說明。

第1A和1B圖分別顯示複數個電荷捕捉快閃記憶胞串聯在一起成為反及閘串列的剖面示意圖，及進行FN穿隧程式化的偏壓示意圖，其是在反及閘快閃記憶體架構中的典型操作。第1A圖顯示對一包括目標記憶胞於一選取位元線上的反及閘串列之偏壓示意圖，而第1B圖顯示對一位於未選取位元線上的反及閘串列之偏壓示意圖。使用能隙工程SONOS電荷捕捉技術以實施反及閘快閃記憶體的一技術可參閱Lue之美國專利第7315474號，其在此引為參考資料。反及閘串列可以使用許多不同的組態實施，包括鰭形場放電晶體技術、淺溝渠隔離技術、垂直反及閘技術等等。某些垂直反及閘結構的範例，請參閱Kim等人標題為"Non-volatile memory device,method of operating same and method of fabricating the same"的歐洲專利第EP 2048709號。

請參閱第1A圖，此記憶胞形成於一半導體主體10中。對n通道記憶胞而言，半導體主體10可以是一個於半導體晶片的更深的n井內之隔離的p井。替代地，半導體主體10可以由絕緣層或是其他類似地方式隔離。

複數個快閃記憶胞可以安排成沿著一個與字元線方向正交的位元線方向排列之串列。字元線22-27沿伸通過一些平行的反及閘串列。節點12-18是由半導體主體中的n型區域(對n通道裝置而言)，且作為記憶胞的源/汲極區域。一個由金氧半電晶體(例如第一切換電晶體)形成的第一切換開關具有一閘極於接地選擇線GSL 21中，其連接於具有第一字元線22(第1C圖中的WL0)的對應記憶胞與由半導體主體10中的n型區域形成之一接點11之間。此接點11與共同源極線CS 30連接。一個由金氧半電晶體(例如第二切換電晶體)形成的第二切換開關具有一閘極於串列選擇線SSL 28中，其連接於具有最後字元線27的對應記憶胞與由半導體主體10中的n型區域形成之一接點19之間。此接點19與一例如是位元線BL 31的感測節點連接。此位元線BL 31是此處所使用名詞之"感測節點"的一個範例。在此例示實施例中的第一及第二切換開關是金氧半電晶體，此範例中具有二氧化矽的閘介電層7和8。

在此例示中，為了簡化起見此串列中具有六個記憶胞。在典型的組態中，一個反及閘串列可以包含16、32或更多個記憶胞串聯安排。這些記憶胞所對應的字元線22-27具有電荷捕捉結構9於字元線與半導體主體10中通道區域之間。此記憶胞中的電荷捕捉結構9可以是介電電荷捕捉結構、浮動閘極電荷捕捉結構、或是其他合適作為使用此處所描述技術來程式化的快閃記憶體結構。此外，反及閘快閃結構的實施例中已經開發出沒有接面的樣態，其中節點13-17，且選擇性地包括節點12和18可以自此結構中省略。

第1A圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其中誘發FN穿隧以對與字元線24對應之記憶胞(目標記憶胞)進行程式化的偏壓示意圖，其是使用典型的遞增步進脈衝程式化(ISSP)操作。根據此處所顯示的偏壓，接地選擇線GSL偏壓至大約為0V而共同源極線接地，使得與接地選擇線GSL 21對應之第一切換開關是關閉的，且串列選擇線SSL偏壓至約V_CC而所選取位元線也是接地，使得與串列選擇線SSL 28對應之第二切換開關是開啟的。在這些條件下，與反及閘串列相關的區域33中的半導體主體是預充電至約0V。此選取字元線24被偏壓至一高電壓程式化階級V-PGM，在某些實施例中可以高達20~22伏特的數量級。選擇如此高的電壓足以導致主體10中的熱電子穿隧進入所選取記憶胞的電荷捕捉結構9中。同時，未選取字元線22、23、25~27被偏壓至一導通電壓V-PASS，其係比V-PGM還小於一個可以抑制此串列中未選取細胞的程式化之電壓。其結果是，於程式化脈衝時電子穿隧進入所選取記憶胞的電荷捕捉結構中。

第1B圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其係對分享第1A圖中字元線22~27之反及閘串列未選取位元線的偏壓示意圖。由圖中可以發現，所有字元線、接地選擇線GSL與串列選擇線SSL皆與第1A圖所示的偏壓相同。類似地，共同源極線30也是接地。然而，未選取的位元線偏壓至約為V_CC的階級。如此會將第二切換開關關閉，其與串列選擇線SSL對應，且將區域35中的半導體主體與未選取的位元線BL32解除耦接。其結果是，區域35中的半導體主體會由施加至字元線22~27電壓所產生的電容耦合自我壓升，其可以防止足以干擾未選取反及閘串列之記憶胞中電荷捕捉結構的電場形成。

遞增步進脈衝程式化(ISSP)操作是已知常用的技術，可參見Suh等人的論文"A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme",IEEE International Solid-state Circuits Conference,1995,pp 128-130。根據此基本技術，為了程式化目標記憶胞以達成其臨界電壓於一代表特定資料值的範圍內，執行一系列的程式化/驗證步驟，在此系列中的每一個程式化脈衝相較於前一次脈衝遞增一個為定值的大小。介於每次脈衝之間，施加驗證電位至記憶胞的字元線，且感測資料以決定此記憶胞的臨界電壓是否超過此程式化驗證階級。此程式化驗證階級被設定為合適感測此目標記憶胞資料值的範圍下緣。

第2圖顯示遞增步進脈衝程式化(ISSP)操作的動態示意圖，顯示於遞增步進脈衝程式化(ISSP)系列初始脈衝階段的臨界電壓分佈50及最後階段的臨界電壓分佈52。在臨界電壓分佈的軌跡50之中，大部分的記憶胞是低於程式化驗證臨界電壓PV，包括一具有臨界電壓51的記憶胞，其是非常靠近程式化驗證臨界電壓PV。如圖中所示，在斜線區域中的記憶胞通過驗證但是並不會進行後續的程式化脈衝。然而，這些低於程式化驗證臨界電壓PV的記憶胞會再施加一次或多次的額外程式化脈衝。於臨界電壓的最後分佈52寬到足以包括55處的臨界電壓，其是對應於一後續程式化脈衝後再增加一個臨界電壓數量仍會保留在低於目標範圍52的上緣。如圖中所示，臨界電壓的分佈52是相對寬的足以容納自點51到點55處的增加。

一個典型遞增步進脈衝程式化(ISSP)技術的特性顯示於第3圖，其是於遞增步進脈衝程式化(ISSP)系列中臨界電壓與程式化脈衝高度的關係圖。通常而言，對後續脈衝所增加的程式化電位被設定為使得軌跡60的斜率大約是1，並且使得在每一步中臨界電壓的偏移數量是斜率及起始臨界電壓的一個方程式。遞增步進脈衝程式化(ISSP)的斜率是用來指示在每一步中臨界電壓的改變。

第4圖顯示一種改良遞增步進脈衝程式化(ISSP)技術的限制，其是描述於Park等人的論文"A 7MB/s 64Gb 3-Bit/Cell DDR NAND Flash Memory in 20 nm-Node Technology",IEEE International Solid-state Circuits Conference,2011,pp 212-213。第4圖顯示一個典型遞增步進脈衝程式化(ISSP)系列的軌跡66，其顯示一個定值斜率的特性。根據Park等人的論文，當記憶胞被程式化超過一臨時程式化驗証階級後，此位元線偏壓會在下一次程式化脈衝施加於此目標記憶胞時輕微地增加直到到達最終程式化驗証階級。如此抑制了穿隧，且降低了區域65中遞增步進脈衝程式化(ISSP)的斜率。可參閱Park等人論文的第11.8.3圖，在此情況下，此程式化分佈可以變窄。雖然區域65的斜率降低，增加位元線偏壓的效應僅發生在少數的脈衝，之後其斜率會再度增加。如此小範圍的改良遞增步進脈衝程式化(ISSP)斜率限制了Park等人的論文之有效程度。

第5圖顯示一反及閘(NAND)串列的簡要剖面圖，顯示對分享一選取串列中字元線22~27之反及閘串列未選取位元線的偏壓示意圖，且其中目標記憶胞500係與一鄰接接地選擇切換電晶體501的字元線耦接。此狀況可以導致Lee等人於論文"A New Programming Disturbance Phenomenon In NAND Flash Memory by Source/Drain Hot Electrons Generated by GIDL Current"中所描述的閘極誘發之汲極漏電流(GIDL)。如同Lee等人於論文中所描述的，施加接近於接地選擇線的程式化脈衝V_Pgm，可以在目標記憶胞500與接地選擇切換電晶體501間產生一個相對高的電場。在切換電晶體的閘極誘發汲極漏電流會導致電子-電洞對的形成。因為高電場的存在，電子獲得的能量足以在接收程式化電位的未選取線上的記憶胞中產生熱電子穿隧，因此干擾了儲存於未選取記憶胞中的電荷。

第6圖顯示未選取串列中通道電壓的模擬結果。在第6圖的圖中，鄰接接地選擇線的字元線是在右側(與第5圖中的安排相反)。可以由圖中發現，因為區域升壓的通道電位無法被相鄰記憶胞分享，會造成非常高的部分區域升壓情況。如此情況或許是由於源/汲極接面505因為偏壓很高而產生完全空乏；或者是由於被程式化至高準位狀態相鄰記憶胞因為不足的閘極過度驅動。

第7圖顯示一改良的遞增步進脈衝程式化系列之程式化電壓、通過電壓、串列選擇線電壓及位元線電壓的示意圖，此改良的遞增步進脈衝程式化系列具有一個降低的斜率。為了說明清楚起見，將這些電壓分開放置。在每一個脈衝開始(時間t0)時，在此範例中其電壓準位大約是地。軌跡100是施加至所選取記憶胞字元線上的程式化電壓(V-PGM)脈衝。軌跡101是施加至未選取記憶胞字元線上的通過電壓(V-PASS)脈衝。軌跡102是施加至目標串列之串列選擇線上的電壓脈衝(V-SSL)。軌跡103是於此程式化脈衝時，施加至目標串列之位元線上的電壓脈衝(V-BL)。在此範例中，共同源極線及接地選擇線GSL被設定為接地，使得與接地選擇線GSL 21對應之切換開關是關閉的，且將選取及未選取串列與共同源極線解除耦接。對此改良的遞增步進脈衝程式化系列之一給定程式化偏壓脈衝，在時間t0時，軌跡100、101、102、103都是在接地準位。在時間t0時，串列選擇線SSL的電壓增加至V_SS11，其通常約在時間t1時到達V_cc。在時間t1時，軌跡100、101兩者分別增加至其各自的第一準位111、121。準位111被設定為根據遞增步進脈衝程式化系列中被執行的循環數而定的電壓，大約是介於15V到22V的範圍間。準位121被設定為高到足以保持未選取電晶體開啟但是低到足以抑制未選取記憶胞程式化的電壓，通常大約是介於5V到10V的範圍間。在串列選擇線SSL的電壓顯示於軌跡102保持在V_cc直到時間t2。因此在介於時間t0和t1間串列選擇切換開關開啟，直到至少時間t2，選取串列的半導體主體保持與接地的位元線連接，且保持在接地電位。第7圖中程式化偏壓脈衝的初始部分INIT-PGM的條件是於遞增步進脈衝程式化系列時誘發FN穿隧所施加的基本條件。在介於時間t1和t2間的時間應該足夠使V_PASS1和V_pgm1電壓準位在字元線上穩定。於此脈衝的初始部分，因為選取與先前正常的遞增步進脈衝程式化之脈衝匹配的電壓準位，所以所選取記憶胞的FN程式化是較弱的，於此之後，先前的脈衝被施加以增加臨界電壓。因為施加先前的脈衝而導致較高臨界電壓的結果，此偏壓脈衝的初始部分之程式化是較不充足的。

在時間t2時，串列選擇線SSL的電壓在時間t3時下降至一中間準位。在大約是時間t2時，所選取位元線的電壓增加，在大約t3時到達V_b12準位。這些串列選擇線SSL及所選取位元線的電壓改變導致串列選擇切換開關關閉，或是降低其導電性，使得在大約t3時減少或關閉所選取串列的電流流動。也可以施加其他的電壓準位調整於串列選擇線SSL及所選取位元線以達到相同的結果。V_SS12與V_b12間的差異可以被設定為小於串列選擇電晶體的臨界電壓(V_SS12-V_b12<Vt)以達成如此結果。在大約是時間t3時，施加於未選取記憶胞的導通電壓增加一個ΔV_pass至準位122。此外，在大約是時間t3時，施加於選取記憶胞的程式化電壓增加一個ΔV_prog至準位112，以開始此程式化脈衝的調變程式化(MODULATED-PGM)階段。因為時間t3時接地選擇切換開關及串列選擇切換開關兩者皆關閉或是幾乎關閉，因為ΔV_pass及ΔV_prog而提升的導通電壓及程式化電壓與通道電性耦合，於程式化脈衝的後續部份提升等效通道電壓，且減緩FN穿隧電流。此通道電位提升了β₀*ΔV_pass，其中β₀是小於1，且由此記憶胞的電性耦合決定。控制閘極與通道之間的壓降約為(1-β₀)ΔV_prog，假如ΔV_pass=ΔV_prog。於此段時間區間，仍繼續進行FN程式化，但是變得比較沒有效率，而改變了遞增步進脈衝程式化(ISSP)系列的斜率。

於時間t4此程式化偏壓脈衝結束時，程式化電壓的軌跡100和導通電壓的軌跡101兩者皆回到地。類似地，串列選擇線SSL及所選取位元線的電壓也是在大約t4時或之後回到地。在一實驗中，介於t0和t2間的時間大約是1微秒，介於t2和t4間的時間大約是9微秒，而一標準遞增步進脈衝程式化(ISSP)系列的脈衝寬度大約是10微秒。當然，也可以使用其他的時間區間以適合特定的應用電路。

因此，使用第17圖中所示積體電路中的控制器來施加程式化偏壓脈衝描述如下：於一第一情況下偏壓位元線及串列選擇線(例如時間t1至t2的條件)；設定與一目標記憶胞耦接的字元線至一第一電壓準位(例如V_pgm1)，而位元線及串列選擇線在第一情況下；之後，於一第二情況下偏壓位元線及串列選擇線(例如時間t3至t4的條件)；以及設定與一目標記憶胞耦接的字元線至一第二電壓準位(例如V_pgm2)，而位元線及串列選擇線在第二情況下，第二電壓準位係高於第一電壓準位。

在如此的實施例中，第一情況包括設定位元線電壓V_bl1至一選取位元線及電壓V_ssl1至一選取串列的串列選擇線以將位元線與串列選擇線耦接；及第二情況包括設定位元線電壓V_bl2至一選取位元線及電壓V_ssl2至一選取串列的串列選擇線以將位元線與串列選擇線解除耦接。於第一情況時設定一初始程式化準位而於第二情況時設定一升壓程式化準位。

在第7圖所示的範例中，ΔV_pass=ΔV_prog。然而，通道電壓改變ΔV_ch與初始通道電壓V_chini之間的關係可以由以下方程式代表(其中N是此串列中的字元線數目)：

ΔV_ch～V_chini+N-1/N*β*ΔV_pass+1/N*β*ΔV_prog

所以通道升壓主要是由ΔV_pass決定。假如想要增加通道升壓及因此近一步減少遞增步進脈衝程式化(ISSP)系列斜率的話，則可以增加ΔV_pass的值。舉例而言，可以將ΔV_pass增加為兩倍的ΔV_prog。

第8圖顯示施加類似於第7圖中脈衝所達成之臨界電壓與程式化脈衝數目特性的關係圖，其係作為與傳統遞增步進脈衝程式化脈衝的比較。一個傳統遞增步進脈衝程式化脈衝之特性是具有如圖示中軌跡130所示的斜率。軌跡131則是使用類似於第7圖中調整遞增步進程式化偏壓脈衝所達成之斜率，其較軌跡130為小使得誘發較少的臨界電壓增幅。軌跡132顯示由施加至未選取串列上之抑制偏壓所達成的斜率。如圖所示，於傳統遞增步進脈衝程式化脈衝系列中，位元線電壓保持在大約是地的定值。於根據第7圖調整遞增步進程式化偏壓脈衝系列中，位元線電壓於此脈衝的初始部分是接地，且隨後於此脈衝的後續部分略為增加，而同時將串列選擇線SSL電壓自V_cc略為減少後以使用較小的電壓振盪快速地關閉串列選擇線SSL切換開關。於抑制電壓施加時，位元線電壓於剛開始時設定為大約是V_cc的高電壓，且因為導通電壓脈衝及程式化電壓完整大小作用的結果，被電容性地與未選取串列的主體耦合。

第9圖顯示使用此處所描述技術之改良的兩階段遞增步進脈衝程式化系列之操作示意圖。於第一階段中，使用類似於傳統遞增步進脈衝程式化系列的偏壓安排施加一系列的脈衝，其中位元線維持在大約是接地電位、串列選擇線SSL驅動至約V_cc、未選取記憶胞的字元線被驅動至通過電壓準位、以及選取記憶胞的字元線被驅動至通過程式化電位。第9圖顯示第一階段中的三個程式化偏壓脈衝，包括脈衝200、脈衝201、脈衝202。於脈衝200、脈衝201、脈衝202之後，施加一個由200a、201a、202a代表的程式化驗證循環。使用於這三個脈衝之後的程式化驗證循環中的每一個驗證電位(準位206、208、210)大約是等於通過電壓準位V_PASS。此三個脈衝之程式化電位係步進地增加，使得脈衝200具有程式化電位準位205、脈衝201具有程式化電位準位207、而脈衝202具有程式化電位準位209。當於第一階段施加的程式化脈衝，此遞增步進脈衝程式化系列的斜率是大約為定值的，如第8圖中軌跡130的最初部分所示。

於程式化循環第二階段中，其是開始自程式化偏壓脈衝203，為類似於第7圖中所描述之調整過的程式化偏壓。在脈衝203，於此脈衝的初始部分位元線電壓是接地，且隨後於此脈衝的後續部分略為增加。於此脈衝的初始部分串列選擇線SSL電壓約為V_cc，且隨後於此脈衝的後續部分略為減少。於此脈衝的初始部分通過電壓增加至第一準位220，且隨後於此脈衝的後續部分升壓至準位222。準位220可以是與第一階段最後使用的驗證電壓準位210相同。此外。於脈衝203的程式化電壓於此脈衝的初始部分增加至第一準位211，且隨後於此脈衝的後續部分升壓至準位215。在此範例中，準位211可以是與遞增步進脈衝程式化系列第一階段最後脈衝202使用的程式化電壓209相同。自此脈衝初始部分的電壓準位轉變至後續部分的電壓準位最好如圖中一般在時間上對準。如上述描述，第二階段的第一脈衝之後會跟隨程式化驗證循環203a。假如此記憶胞並未通過此驗證循環，則施加另一脈衝。

第9圖也顯示此程式化循環第二階段中的第二脈衝204。在脈衝204中，位元線電壓及串列選擇線SSL電壓如第7圖描述的一般被調整。未選取字元線的通過電壓於此脈衝的初始部分被升壓至準位221，且隨後於此脈衝的後續部分升壓至準位223。在此範例中，準位221可以是與前一脈衝的準位220相同。然而，此程式化偏壓脈衝的通過電壓則於後續部份相對於脈衝203自準位221增加至223，其通過電壓增加量是由此演算法決定。此外，在脈衝204中，程式化電壓於此脈衝的初始部分被升壓至第一準位212，且隨後於此脈衝204的後續部分升壓至準位216，其程式化電壓增加量是由此演算法決定。在此範例中，準位212可以是與此遞增步進脈衝程式化系列第一階段的最後一個脈衝202的程式化電壓準位209相同。自準位212至準位216的程式化電壓增加量是大於第一脈衝203自準位211至準位215的電壓增加量。自此脈衝初始部分的電壓準位轉變至後續部分的電壓準位最好如圖中一般在時間上對準。如上述描述，第二階段的第一脈衝之後會跟隨程式化驗證循環204a。假如此記憶胞並未通過此驗證循環，則施加另一脈衝。此程序會重複直到驗證通過或是已經執行了重試的最大數目。

第9A圖顯示改良遞增步進脈衝程式化(ISSP)操作的動態示意圖，其係根據類似於第7圖中的程序。第9A圖顯示於改良遞增步進脈衝程式化(ISSP)系列第一階段的程式化偏壓脈衝後而施加臨時程式化驗證準位(PV1)時的臨界電壓分佈250。在臨界電壓分佈的軌跡250之中，某些記憶胞具有高於程式化驗證臨界電壓PV1，且通過第一階段驗證條件，而某些記憶胞具有低於程式化驗證臨界電壓PV1。此外，第9A圖也顯示一個更窄的分佈251，其可以於此改良遞增步進脈衝程式化(ISSP)系列第二階段時所發生的臨界電壓最終範圍。於此改良遞增步進脈衝程式化(ISSP)系列第二階段，係施加一最終或是目標程式化程式化驗證準位(PV2)。在分佈250中保持在低於臨時程式化驗證準位(PV1)臨界電壓的記憶胞可以於第一階段被程式化，之後可以如第8圖中第一選項般的正常遞增步進脈衝程式化(ISSP)斜率(軌跡130)將電壓V-BL接地。高於程式化驗證臨界電壓PV1但是低於程式化驗證臨界電壓PV2的記憶胞，例如位於分佈250高端的點252，會進行改良遞增步進脈衝程式化(ISSP)系列第二階段的操作，其可以如前述般將遞增步進脈衝程式化(ISSP)斜率降低。最終臨界電壓的分佈251顯示其較第2圖中的分佈52為更窄。此效應可以於改良遞增步進脈衝程式化(ISSP)系列第二階段中達成，其是在較低的遞增步進脈衝程式化(ISSP)斜率下操作，使得當一具有靠近點252的臨界電壓之記憶胞於第二階段施加脈衝時不太可能達到增加其臨界電壓超過分佈251遠端的點253。

第9B圖顯示另一個兩階段改良遞增步進脈衝程式化(ISSP)操作的動態示意圖，其係使用此處所描述之技術。於第一階段時，使用包括步進V-PASS及步進V-VPM脈衝的一系列偏壓安排施加一系列的脈衝，其具有V-SSL準位脈衝，而位元線維持在大約是地的電位。

第9B圖顯示三個程式化偏壓脈衝於第一階段，包括脈衝300、脈衝301及脈衝302。於每一個脈衝300、脈衝301、脈衝302之後，施加一個由300a、301a、302a代表的程式化驗證循環。使用於這三個脈衝之後的程式化驗證循環中的每一個驗證電位是設定為臨時驗證準位PV1。此三個脈衝之程式化電位係步進地增加，包括初始部分於一定值準位與後續部份係逐步增加，使得脈衝300具有一程式化電位自初始準位305步進至準位305'，脈衝301具有一程式化電位自初始準位307步進至準位307'，脈衝302具有一程式化電位自初始準位309步進至準位309'。程式化電位的電壓之初始準位305、307、309可以如圖式中相等。類似地，於第一階段脈衝300、301、302中所施加的通過電壓也是步進的，包括初始部分於一定值準位與後續部份係逐步增加，使得脈衝300具有一通過電位自初始準位306步進至準位306'，脈衝301具有一通過電位自初始準位308步進至準位308'，脈衝302具有一通過電位自初始準位310步進至準位310'。通過電位的電壓之初始準位305、307、309可以如圖式中相等。於脈衝300、301、302中，位元線電壓V-BL設定至例如是地的參考準位340，而串列選擇閘極在脈衝中設定為例如是Vcc的定值準位，使得串列選擇電晶體保持開啟。於第一階段中，在程式化驗證循環300a、301a、302a所施加的程式化驗證準位可以設定為臨時準位PV1，其是略低於目標程式化驗証準位。

於程式化循環第二階段中，其是開始自程式化偏壓脈衝303，為類似於第7圖中所描述之調整過的程式化偏壓。在脈衝303，於此脈衝的初始部分在準位318的位元線電壓V-BL是接地，且隨後於此脈衝的後續部分略為增加至318'。於此脈衝的初始部分在準位316的串列選擇線SSL電壓約為V_cc，且隨後於此脈衝的後續部分略為減少至準位316'。於此脈衝的初始部分通過電壓增加至第一準位312，且隨後於此脈衝的後續部分升壓至準位312'。第一準位312可以是與第一階段最後使用的驗證電壓準位306、308、310相同。此外。於脈衝303的程式化電壓於此脈衝的初始部分增加至第一準位311，且隨後於此脈衝的後續部分升壓至準位311'。在此範例中，準位311可以是與遞增步進脈衝程式化系列第一階段最後脈衝302使用的程式化電壓309相同。自此脈衝初始部分的電壓準位轉變至後續部分的電壓準位最好如圖中一般在時間上對準。如上述描述，第二階段的第一脈衝之後會跟隨程式化驗證循環303a。假如此記憶胞並未通過此驗證循環，則施加另一脈衝。於第二階段中，在程式化驗證循環303a、304a所施加的程式化驗證準位可以設定為目標準位PV2。

第9B圖也顯示此程式化循環第二階段中的第二脈衝304。在脈衝304中，位元線電壓及串列選擇線SSL電壓如第7圖描述的一般被調整。未選取字元線的通過電壓於此脈衝的初始部分首先被升壓至準位314，且隨後於此脈衝的後續部分升壓至準位314'。在此範例中，準位314可以是與前一脈衝的準位312相同。然而，此程式化偏壓脈衝的通過電壓則於後續部份相對於脈衝303自準位314增加至314'，其通過電壓增加量是由此演算法決定。此外，在脈衝304中，程式化電壓於此脈衝的初始部分被升壓至第一準位313，且隨後於此脈衝304的後續部分升壓至準位313'，其程式化電壓增加量是由此演算法決定。在此範例中，準位313可以是與此遞增步進脈衝程式化系列第一階段的最後一個脈衝302的程式化電壓準位309相同。自準位313至準位313'的程式化電壓增加量是大於第一脈衝303自準位311至準位311'的電壓增加量。自此脈衝初始部分的電壓準位轉變至後續部分的電壓準位最好如圖中一般在時間上對準。如上述描述，第二階段的第一脈衝之後會跟隨程式化驗證循環304a。假如此記憶胞並未通過此驗證循環，則施加另一脈衝。此程序會重複直到驗證通過或是已經執行了重試的最大數目。

第10圖顯示兩個反及閘串列181、182之電路佈局示意圖，這兩個反及閘串列181、182分別經由串列選擇電晶體和接地選擇電晶體與各自的位元線BL-1和BL-2，和共同源極線CS line 185耦接。所示的偏壓電壓係對反及閘串列181中目標記憶胞180所對應的字元線WL(i)所施加的調整程式化偏壓脈衝。第一切換電晶體191經由接地選擇線GSL接收一地電位GND以將反及閘串列與接地的共同選擇線185解除耦接。第二切換電晶體192由串列選擇線SSL上的調整V-SSL脈衝偏壓。選取位元線BL-1類似地接收一調整V-BL電壓。此串列中其他的字元線WL(0)到WL(i-1)及WL(i+1)到WL(N-1)皆接收一調整V-PASS電壓。未選取位元線(例如BL-2)與V_cc耦接，使得未選取串列由自我升壓保護而不受到程式化的干擾。

第11圖為臨界電壓與程式化脈衝數目的關係圖，以顯示可以額外的調整及施加的程式化偏壓脈衝以調整遞增步進脈衝程式化脈衝系列。傳統遞增步進脈衝程式化脈衝系列的軌跡顯示為線130其類似於第8圖中所顯示的。根據第8圖中所描述之調整遞增步進脈衝程式化脈衝系列的軌跡顯示為線131，其中所有未選取字元線皆接收升壓的通過電壓脈衝V-PASS。此斜率可以藉由控制串列中未選取字元線之步進通過電壓V-PASS偏壓而被設定為如第11圖中所示之軌跡150的一中間值。舉例而言，某些未選取字元線可以接收步進通過電壓V-PASS偏壓脈衝，例如第7圖中的脈衝121和122，而另一些則可以在此脈衝的後續部分接收沒有升壓的通過電壓。如此結果可以減少通道的電容性耦合，且程式化電流準位介於線130和131之間。

第12圖為臨界電壓與程式化脈衝數目的關係圖，以顯示可以額外的調整及施加的程式化偏壓脈衝以修改遞增步進脈衝程式化脈衝系列。傳統遞增步進脈衝程式化脈衝系列的軌跡顯示為線130其類似於第8圖中所顯示的。根據第8圖中所描述之調整遞增步進脈衝程式化脈衝系列的軌跡顯示為線131，其中所有未選取字元線皆接收升壓的通過電壓脈衝V-PASS。此斜率可以其他的程式化偏壓脈衝的調整而進一步降低為如圖中所示之軌跡160。在此範例中，通過電壓升壓的數量ΔV_PASS，可以被設定為較ΔV_Pgm更大，包括此範例中的2倍ΔV_Prog。如此結果可以增加通道的電容性耦合，且程式化電流準位低於線131。

第13圖顯示類似於第10圖的兩個反及閘串列181、182之電路佈局示意圖，這兩個反及閘串列181、182分別經由串列選擇電晶體和接地選擇電晶體與各自的位元線BL-1和BL-2，和共同源極線185耦接。所示的偏壓電壓係對反及閘串列181中目標記憶胞180所對應的字元線WL(i)所施加的調整程式化偏壓脈衝。然而，在此調整偏壓中，調整V*-PASS*通過電壓僅施加至字元線WL(i+1)至WL(N-1)，及標準未升壓之通過電壓僅施加至字元線WL(0)到WL(i-1)，而調整過之程式化電壓則施加至目標字元線WL(i)，如同第11圖中所解釋的。此安排可以用例如設定其斜率為一介於第8圖中所描述遞增步進脈衝程式化脈衝系列的斜率與傳統遞增步進脈衝程式化脈衝系列的斜率之間的一中間值軌跡150來改變第8圖中所描述遞增步進脈衝程式化脈衝系列的斜率。

第14圖顯示改良的程式化偏壓脈衝可以抑制部分區域自我升壓電位，且防止由第5及6圖中的情況所導致的閘極誘發汲極漏電流(GIDL)干擾。在第14圖中，顯示在程式化偏壓脈衝於未選取線上的位元線電壓(UNSELECTED V-BL)510及串列選擇線SSL上的串列選擇線電壓(V-SSL)509之初始部分。此外，亦顯示未選取字元線上的通過電壓(V-PASS)511及選取字元線上的程式化電壓(V-PGM)512之初始部分。為了抑制部分區域自我升壓，將這些電壓的領先邊緣作調整。在時間t0時，施加在串列選擇電晶體上的串列選擇線電壓(V-SSL)至一例如是V_cc的準位以開啟此切換開關。共同源極線和接地選擇切換開關設定為阻擋電流通過，例如設定兩者約為0V或接地。在時間t1時，程式化電位轉變至準位520，舉例而言可以是與通過電位大約相等，舉例而言可為8V或是其他不足以讓目標記憶胞的主體誘發穿隧電流於此目標記憶胞中。在此時，因為此範例中的位元線電位仍維持在接地，未選擇線的通道仍保持在約接地準位且並未被升壓。在時間t2於程式化電位到達準位520。在時間t3其於某些情況下是與時間t2相重合，於靠近t3或是之後，程式化電壓V-PGM穩定於準位520，未選取位元線電壓轉變為約V_CC的抑制準位，其導致未選取線上的串列選擇電晶體關閉。在此區間中，選取位元線電壓維持在或接近地電位，且所選取串列中的串列選擇切換開關是強烈開啟。在此範例中，介於t1和t3間的時間可以大約是1到2微秒。此段時間長到足以讓程式化電壓V-PGM穩定於準位520。在時間t4，當此串列選擇電晶體關閉，未選取位元線電壓穩定於其目標準位。在時間t5，通過電壓511被升壓至於程式化偏壓脈衝時所使用的通過電位(約為8到10V)，且於約t6時穩定。之後，在時間t7，程式化電位512被升壓至程式化偏壓脈衝時所使用的程式化電位(約為20V)，且於約t8時穩定。在時間t5和t7時，未選擇串列的通道是浮接的，且根據標準遞增步進脈衝程式化脈衝系列發生電容性升壓以抑制程式化干擾。此外，如第14圖中的參考軌跡521顯示標準遞增步進脈衝程式化脈衝系列的程式化脈衝時序，其中程式化電壓會在未選擇串列浮接之時間t5時轉變。

如同第14圖中所標示的，此程式化偏壓脈衝包括預程式化階段PRE-PGM，其中所選取記憶胞的字元線被預充電至一中間準位V_pgm0，在此情況下並不會導致所選取或未選取串列中的通道被升壓，及一程式化階段PGM，其中所選取記憶胞的字元線被升壓至一準位V_pgm，而未選取記憶胞的字元線被升壓至一通過電壓準位，在此情況下並不會導致未選取串列中的通道被升壓。然而，由所選取字元線導致的升壓是大幅降低，如上述般抑制閘極誘發汲極漏電流(GIDL)干擾。

因此，使用第17圖中所示積體電路中的控制器來施加程式化偏壓脈衝描述如下：於一第一情況下偏壓位元線及串列選擇線(例如時間t1至t3的條件)；設定與一目標記憶胞耦接的字元線至一第一電壓準位(例如V_pgm0)，而位元線及串列選擇線在第一情況下；之後，於一第二情況下偏壓位元線及串列選擇線(例如時間t4至t8的條件)；以及設定與一目標記憶胞耦接的字元線至一第二電壓準位(例如V_pgm)，而位元線及串列選擇線在第二情況下，第二電壓準位係高於第一電壓準位。

在如此的實施例中，第一情況包括設定位元線電壓SELECTED V-BL至一選取位元線及例如是V_CC的UNSELECTED V-BL至一未選取位元線，及例如是V_CC的電壓V-SSL至一選取串列的串列選擇線以將所選取串列與位元線耦接及將未選取串列與未選取位元線耦接。第二情況包括設定例如是V_CC的電壓V-SSL至一選取串列的串列選擇線，設定所選取位元線的位元線電壓至地，將所選取串列與位元線耦接，且設定例如是V_CC的UNSELECTED V-BL至一未選取位元線以將未選取位元線與未選取串列選擇線解除耦接。因此，於第一情況時，所選取字元線的電壓被升至V_pgm0而不會誘發此串列中的通道升壓，且之後於第二情況時，所選取字元線的電壓被升壓至一程式化準位V_pgm而未選取字元線的電壓被升壓至一通過準位V_pass，在此情況下不會誘發未選取串列中的通道升壓。

第15圖顯示使用具有類似於第14圖中初始部分的程式化偏壓脈衝於未選取串列之通道電壓的功效。在沒有改良時，通道電壓具有類似於軌跡550的輪廓，其在鄰接接地選擇電晶體處具有高度升壓的準位。而在改良後，通道電壓的升壓是較均勻的，如軌跡551所示。因此，其可以抑制閘極誘發汲極漏電流產生的干擾。

如第14圖中所示的技術，調整了程式化偏壓脈衝之領先邊緣的時序，其可以與類似於第5圖中所示的脈衝結合，其中程式化脈衝512的準位係對應調整脈衝之初始部分。在第16圖中則顯示一個包括預程式化、初始程式化階段及調整程式化階段的程式化偏壓脈衝範例，結合了第5圖與第14圖中的程式化偏壓效果。

第16圖顯示改良的程式化偏壓脈衝之時序圖，其包括包括預程式化階段PRE-PGM，可以抑制部分區域自我升壓電位，具有初始程式化階段INTI-PGM及調整程式化階段MODULATE-PGM以控制此遞增步進脈衝程式化脈衝系列的流程。於t0之前，此程式化偏壓脈衝所牽涉的電壓包括位元線電壓1604於未選取位元線上，位元線電壓1603於所選取位元線上，電壓1602於串列選擇線SSL上，V-PASS電壓1601於未選取字元線上，V-PGM電壓1600於所選取字元線上，所有的電壓皆為約0V或是地。在時間t0時，為預程式化階段開始，施加在串列選擇電晶體上的串列選擇線電壓(V-SSL)升壓至一例如是V_cc的V_ssl1準位。隨後，所選取字元線上的V-PGM電壓升壓至一例如是V_pgm0的中間(1611)準位，且然後未選取位元線上的位元線電壓V-BL升壓至約V_cc。在時間t1，完成此預程式化階段，所選取字元線上的V-PGM電壓穩定於V_pgm0，而未選取串列的串列選擇切換開關關閉。於時間t1開始時，開始初始程式化階段，其中未選取字元線上的V-PASS電壓升壓至一例如是V_pass1的初始通過電壓(1621)準位，且選取字元線上的V-PGM電壓升壓至一例如是V_pgm1的初始程式化電壓(1612)準位。在時間t2，在串列選擇切換開關上的電壓(V-SSL)降低至V_ssl2準位，而選取位元線上的位元線電壓V-BL(SELECTED)升壓至約V_bl2以減少或切斷所選取串列中的電流。此外，未選取字元線上的V-PASS電壓升壓至一例如是V_pass2的第二通過電壓(1622)準位，且選取字元線上的V-PGM電壓升壓至一例如是V_pgm2的第二程式化電壓(1623)準位，導致所選取串列中主體如同之前所描述的升壓一個為ΔV_pass及ΔV_prog方程式的數量。在時間t3，此程式化偏壓脈衝終止。

因此，使用第17圖中所示積體電路中的控制器來施加程式化偏壓脈衝描述如下：於一第一情況下偏壓位元線及串列選擇線(例如時間t0至t1的條件)：設定與一目標記憶胞耦接的字元線至一第一電壓準位(例如V_pgm0)，而位元線及串列選擇線在第一情況下：之後，於一第二情況下偏壓位元線及串列選擇線(例如時間t1至t2的條件)；設定與一目標記憶胞耦接的字元線至一第二電壓準位(例如V_pgm1)，而位元線及串列選擇線在第二情況下，第二電壓準位係高於第一電壓準位；之後，於一第三情況下偏壓位元線及串列選擇線(例如時間t2至t3的條件)；以及設定與一目標記憶胞耦接的字元線至一第三電壓準位(例如V_pgm2)，而位元線及串列選擇線在第三情況下，第三電壓準位係高於第二電壓準位。

第17圖顯示根據本發明一實施例之包括一反及閘快閃記憶陣列960的積體電路975的簡化示意圖，此反及閘快閃記憶陣列960具有此處所描述之調整遞增步進脈衝程式化邏輯。在某些實施例中，此陣列660包含多階記憶胞。一列解碼器961與沿著記憶陣列960列方向安排之複數條字元線962耦接。在此範例中，方塊966中的行解碼器經由資料匯流排967與一組頁面緩衝器963耦接。整體位元線964與區域位元線(未示)耦接且沿著記憶陣列960行方向安排。位址經由匯流排965提供給列解碼器(方塊961)和行解碼器(方塊966)。資料自積體電路上其他電路974(包括例如輸入/輸出埠)經由輸入線973提供，其他電路可以包含於積體電路內之泛用目的處理器或特殊目的應用電路，或是模組組合以提供由記憶體陣列960所支援的系統單晶片功能。資料經由輸入/輸出線973，提供至積體電路975上的輸入/輸出埠，或提供至積體電路975內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用狀態機構969，提供信號以控制偏壓調整供應電壓的產生或經由方塊968中的電壓供應源提供，以進行此處所描述之各種操作。這些操作包括抹除及讀取、以及此處所描述之調整遞增步進脈衝程式化操作。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

此控制器969可以組態為應用程式化的方法，其包括施加類似於第7圖中描述之程式化偏壓安排，包括：施加一程式化電壓至該選取字元線及通過電壓至該複數條字元線中的其他字元線，該程式化電壓及至少一通過電壓於該程式化偏壓脈衝的一初始階段中具有一第一大小，並於後續階段中轉變至各自的一第二大小；施加一位元線電壓至與該所選取串列對應的感測節點及一參考電壓至與該所選取串列對應的該參考節點；以及施加一串列選擇電壓至該至少一條串列選擇線，該位元線電壓及該串列選擇線電壓係用來於該程式化偏壓脈衝的該初始階段中開啟該串列選擇切換開關，並於該後續階段中關閉該串列選擇切換開關。

此控制器也可以包括導致於該初始化階段中，位元線電壓設定為一程式化偏壓準位VBL1，該串列選擇偏壓被升至VSSL1，其中(VSSL1-VBL1)係大於該串列選擇切換開關的臨界電壓，且隨後該程式化電壓及該通過電壓增加至各自的該第一大小，且於該後續階段時該位元線電壓增加而該串列選擇偏壓減少使得(VSSL1-VBL1)係小於該串列選擇切換開關的臨界電壓，且隨後該程式化電壓及該通過電壓增加至各自的該第二大小。

此控制器也可以實施第14圖中所示的脈衝形狀以抑制未選取位元線上的干擾。此控制器也可以用來施加第14圖中所示的改良程式化偏壓脈衝，其與目標記憶胞的位置無關，或是僅在當目標記憶胞臨接於例如是接地選擇線或是串列選擇線之切換電晶體時相關。此外，此控制器也可以實施第16圖中所示的脈衝形狀，結合抑制區域升壓及此處所描述之調整遞增步進脈衝程式化系列。

此控制器也可以包括實施兩階段(或多階段)遞增步進脈衝程式化(ISSP)程式化系列的邏輯，以設定第一階段的程式化偏壓，其包括程式化電壓V_Pgm、ΔV_Pgm、通過電壓V_PASS、ΔV_PASS、選取及未選取串列的位元線電壓Vb1、串列選擇線電壓Vssl、接地選擇線電壓Vgsl及共同源極線電壓Vcs的脈衝形狀及電壓準位，之後使用此處所描述之調整遞增步進脈衝程式化調整偏壓以設定第二階段的程式化偏壓，使得遞增步進脈衝程式化(ISSP)的斜率在第二階段是小於第一階段的，以致能快閃記憶體程式化操作較窄的邊界。

第18圖顯示一範例系統中由此控制器執行之邏輯的流程圖，其係使用例如第9B圖中所描述本發明之兩階段遞增步進脈衝程式化系列。在此程式化操作的開始，此控制器及晶片中的之週邊支援電路設定遞增步進脈衝程式化系列第一階段700的程式化偏壓。此第一階段的程式化偏壓包括程式化電壓V_Pgm、ΔV_Pgm、通過電壓V_PASS、ΔV_PASS、選取及未選取串列的位元線電壓Vbl、串列選擇線電壓Vssl、接地選擇線電壓Vgsl及共同源極線電壓Vcs的脈衝形狀及電壓準位。舉例而言，在一實施例中，此第一階段牽涉標準遞增步進脈衝程式化系列，其中脈衝設定為例如第9圖第一階段所示的"方波"或是第14圖所示的"階梯波"以抑制閘極誘發之汲極漏電流(GIDL)。之後，施加程式化偏壓脈衝701後再施加驗證偏壓702。之後，此邏輯決定此目標記憶胞是否通過此驗證操作的臨時驗證電壓準位PV1(703)。假如通過，則此目標記憶胞的程式化操作繼續前進至第二階段707。假如此記憶胞沒有通過，則此邏輯決定重試數目是否超過第一階段重試數目上限X 705。假如沒有超過第一階段重試數目上限，則程式化電壓及通過電壓增加一個第一階段參數值ΔV_PASS及ΔV_Pgm 706。在不同的實施例中，ΔV_PASS及ΔV_Pgm可以是一定值或是於此系列中改變。此外，在系列某些或全部的脈衝中，在某些實施例中ΔV_PASS也可以為零。

假如在方塊705，超過第一階段重試數目上限或是在方塊703中決定此記憶胞通過臨時驗證電壓準位PV1的話，則此邏輯設定此遞增步進脈衝程式化系列第二階段的程式化偏壓(707)。此第二階段的程式化偏壓包括程式化電壓V_Pgm、ΔV_Pgm、通過電壓V_PASS、ΔV_PASS、選取及未選取串列的位元線電壓Vbl、串列選擇線電壓Vssl、接地選擇線電壓Vgsl及共同源極線電壓Vcs的脈衝形狀及電壓準位。舉例而言，在一實施例中，此第二階段牽涉調整遞增步進脈衝程式化系列，其中脈衝設定為例如第9圖第二階段所示的"階梯狀波形"。之後，施加程式化偏壓脈衝708後再施加驗證偏壓PV2(709)。假如此記憶胞通過臨時驗證電壓準位PV1的話，則使用調整遞增步進脈衝程式化，例如第7圖中所描述的，使得可以誘發例如第8圖中軌跡131的臨界電壓小量遞增。之後，此邏輯決定此目標記憶胞是否通過此驗證操作710。假如通過，則此目標記憶胞的程式化操作結束且於此程式化循環的剩餘時間進行程式化抑制偏壓711。假如此記憶胞沒有通過，則此邏輯決定重試數目是否超過第二階段重試數目上限Y 712。假如超過第二階段重試數目上限，則判定錯誤發生，且此程序失敗713。假如沒有超過第二階段重試數目上限，則程式化電壓及通過電壓增加一個第二階段參數值ΔV_PASS及ΔV_Pgm 714。在不同的實施例中，ΔV_PASS及ΔV_Pgm可以是一定值或是於此系列中改變。此外，在系列某些或全部的脈衝中，在某些實施例中ΔV_PASS也可以為零。如同之前提過的，對一改良遞增步進脈衝程式化系列係使用階梯狀脈衝，ΔV_PASS及ΔV_Pgm可以是相同的，也可以是不同的以控制由此脈衝導致的臨界電壓改變及其遞增步進脈衝程式化系列斜率。此外，使用階梯狀脈衝的調整遞增步進脈衝程式化系列之程式化脈衝偏壓安排，此階梯狀之V_PASS可以施加至所有或是某些未選取字元線上以控制由此脈衝導致的臨界電壓改變及其遞增步進脈衝程式化系列斜率。

假如在方塊705，超過第一階段重試數目上限X且此記憶胞沒有通過臨時驗證電壓準位PV1的話，替代的方案可以是在第二階段中於施加階梯狀程式化和通過電壓的程式化偏壓脈衝時將位元線電壓保持在約地的定值，直到此記憶胞通過臨時驗證電壓準位PV1。典型具有斜率為1的遞增步進脈衝程式化仍可以達成如第8圖中所示的軌跡130。之後，此程式化驗值驗證準位可以增加至目標準位PV2，且增加脈衝的Vbl步進值以完成此程式化。如此係以三階段程式化循環完成，其中第9圖中的第一階段加上第9B圖中的第一階段和第9B圖中的第二階段。

第19圖顯示一範例系統中由此控制器執行之邏輯的流程圖，其係使用例如第9B圖中所描述本發明之兩階段遞增步進脈衝程式化系列。在此程式化操作的開始，此控制器及晶片中的之週邊支援電路設定遞增步進脈衝程式化系列第一階段800的程式化偏壓。此第一階段的程式化偏壓包括階梯狀程式化電壓V_Pgm、ΔV_Pgm、階梯狀通過電壓V_PASS、ΔV_PASS、選取及未選取串列的位元線電壓Vbl、串列選擇線電壓Vssl、接地選擇線電壓Vgsl及共同源極線電壓Vcs的脈衝形狀及電壓準位。舉例而言，在一實施例中，此第一階段牽涉一系列，其中程式化和通過電壓脈衝設定為例如第9B圖第一階段所示的"階梯波"。此外，程式化和通過電壓脈衝也可以包括第14圖所示的"階梯波"以抑制閘極誘發之汲極漏電流(GIDL)。之後，施加程式化偏壓脈衝801後再施加驗證偏壓802。之後，此邏輯決定此目標記憶胞是否通過此驗證操作的臨時驗證電壓準位PV1(803)。假如通過，則此目標記憶胞的程式化操作繼續前進至第二階段807。假如此記憶胞沒有通過，則此邏輯決定重試數目是否超過第一階段重試數目上限X 805。假如沒有超過第一階段重試數目上限，則程式化電壓及通過電壓增加一個第一階段參數值ΔV_PASS及ΔV_Pgm 806。在不同的實施例中，ΔV_PASS及ΔV_Pgm可以是一定值或是於此系列中改變。此外，在系列某些或全部的脈衝中，在某些實施例中ΔV_PASS也可以為零。

假如在方塊805，超過第一階段重試數目上限或是在方塊803中決定此記憶胞通過臨時驗證電壓準位PV1的話，則此邏輯設定此遞增步進脈衝程式化系列第二階段的程式化偏壓(807)。此第二階段的程式化偏壓包括程式化電壓V_Pgm、ΔV_Pgm、通過電壓V_PASS、ΔV_PASS、選取及未選取串列的位元線電壓Vbl、串列選擇線電壓Vssl、接地選擇線電壓Vgsl及共同源極線電壓Vcs的脈衝形狀及電壓準位。舉例而言，在一實施例中，此第二階段牽涉調整遞增步進脈衝程式化系列，其中脈衝設定為例如第9B圖第二階段所示的"階梯狀波形"。在此第二階段中，此程式化偏壓脈衝包括階梯狀的Vbl和Vssl於所選取位元線上。因此，如同第9B圖中所示，於此脈衝中Vssl準位自Vssl1下降至Vssl2，而此脈衝中Vbl準位自Vbl1增加至Vbl2。Vssl1和Vbl1用來設定開啟串列選擇電晶體，而Vssl2和Vbl2設定為小於串列選擇電晶體的臨界電壓。之後，施加程式化偏壓脈衝808後再施加驗證偏壓PV2(809)。之後，此邏輯決定此目標記憶胞是否通過此驗證操作810。假如通過，則此目標記憶胞的程式化操作結束且於此程式化循環的剩餘時間進行程式化抑制偏壓811。假如此記憶胞沒有通過，則此邏輯決定重試數目是否超過第二階段重試數目上限Y 812。假如超過第二階段重試數目上限，則判定錯誤發生，且此程序失敗813。假如沒有超過第二階段重試數目上限，則程式化電壓及通過電壓增加一個第二階段參數值ΔV_PASS及ΔV_Pgm 814。在不同的實施例中，ΔV_PASS及ΔV_Pgm可以是一定值或是於此系列中改變。此外，在系列某些或全部的脈衝中，在某些實施例中ΔV_PASS也可以為零。如同之前提過的，對一改良遞增步進脈衝程式化系列係使用階梯狀脈衝，ΔV_PASS及ΔV_Pgm可以是相同的，也可以是不同的以控制由此脈衝導致的臨界電壓改變及其遞增步進脈衝程式化系列斜率。此外，使用階梯狀脈衝的調整遞增步進脈衝程式化系列之程式化脈衝偏壓安排，此階梯狀之V_PASS可以施加至所有或是某些未選取字元線上以控制由此脈衝導致的臨界電壓改變及其遞增步進脈衝程式化系列斜率。

在某些實施例中，此程式化脈衝偏壓可以由與此控制器相關的邏輯和電路組態以抑制如同第15圖中所描述之閘極誘發汲極漏電流產生的干擾。在如此的實施例中，設定程式化脈衝偏壓的步驟包括此程式化偏壓脈衝的領先邊緣，於未選取位元線被設定為抑制準位關閉此串列選擇線切換開關之前，使得目標字元線被升壓一部分趨近V_Pgm，之後升壓V_Pgm準位的剩餘部分將此串列選擇線切換開關關閉。如此的調整程式化脈衝偏壓之領先邊緣可以抑制閘極誘發汲極漏電流產生的干擾，其可以由施加調整遞增步進脈衝程式化系列，標準遞增步進脈衝程式化系列或是兩者來達成。

此處所描述之程式化方法可以應用於使用共同源極架構之傳統反及閘陣列中，具有虛擬接地型態架構的反及閘陣列中，或是其他可以於一程式化偏壓脈衝時改變目標記憶胞臨界電壓的記憶體架構中，以得到更精確地控制或是抑制閘極誘發汲極漏電流產生的干擾之優點。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

7、8．．．閘介電層

9．．．電荷捕捉結構

10．．．半導體主體

11、19．．．接點

12~18．．．節點

21．．．接地選擇線GSL

22~27．．．字元線

28．．．串列選擇線SSL

30．．．共同源極線CS

31．．．位元線

32．．．未選取位元線

33．．．預充電主體區域

35．．．升壓主體區域

181、182．．．反及閘串列

185．．．共同源極線

180、300、500．．．目標記憶胞

191、192．．．切換電晶體

501．．．接地選擇切換電晶體

975．．．積體電路

960．．．反及閘快閃記憶體

961．．．列解碼器

962．．．字元線

963．．．頁面緩衝器

966．．．行解碼器

967．．．整體位元線

964．．．資料匯流排

965．．．匯流排

969．．．調整遞增步進脈衝程式化、抹除及讀取操作之狀態機構

968．．．偏壓調整供應電壓

973．．．資料輸入線

974．．．其他電路

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1A和1B圖分別一選取反及閘串列及一未選取反及閘串列偏壓的剖面示意圖，其是根據傳統的FN穿隧程式化技術。

第2圖顯示習知技術之遞增步進脈衝程式化(ISSP)操作的動態示意圖，顯示於遞增步進脈衝程式化(ISSP)系列初始脈衝階段的臨界電壓分佈及最後階段的臨界電壓分佈。

第3圖顯示一個典型遞增步進脈衝程式化(ISSP)技術的特性之臨界電壓與程式化脈衝高度的關係圖。

第4圖顯示一種改良遞增步進脈衝程式化(ISSP)技術之臨界電壓與程式化脈衝高度的關係圖。

第5圖顯示一反及閘(NAND)串列的簡要剖面圖，顯示根據習知FN穿隧程式化偏壓技術(類似第1B圖)，其中目標記憶胞係與一鄰接接地選擇切換電晶體的字元線耦接，而曝露於閘極誘發之汲極漏電流(GIDL)。

第6圖顯示未選取串列中通道電壓的模擬結果。

第7圖顯示一快閃記憶胞之改良的遞增步進脈衝程式化系列之數個信號電壓的示意圖，其係使用此處所描述隻程式化脈衝偏壓。

第8圖顯示此處所描述之改良的兩階段遞增步進脈衝程式化系列之程式化脈衝系列的示意圖。

第9圖顯示臨界電壓與許多不同程式化脈衝之關係圖，其對典型遞增步進脈衝程式化(ISSP)與此處所描述之調整的兩階段遞增步進脈衝程式化系列、以及抑制未選取串列之記憶胞的遞增步進脈衝程式化的臨界電壓曲線進行比較。

第9A圖顯示改良遞增步進脈衝程式化(ISSP)操作的動態示意圖。

第9B圖顯示另一個改良遞增步進脈衝程式化(ISSP)操作的動態示意圖

第10圖顯示使用此處所描述之程式化偏壓操作的反及閘型態記憶體陣列之電路佈局示意圖。

第11圖為臨界電壓與許多不同程式化脈衝的關係圖，其比較典型遞增步進脈衝程式化(ISSP)與此處所描述之調整的兩階段遞增步進脈衝程式化系列以建立第一減少的遞增步進脈衝程式化(ISSP)斜率、以及改良的兩階段遞增步進脈衝程式化系列以建立第二減少的遞增步進脈衝程式化(ISSP)斜率，其中第二減少的遞增步進脈衝程式化(ISSP)斜率係大於第一減少的遞增步進脈衝程式化(ISSP)斜率。

第12圖顯示使用此處所描述之程式化偏壓操作的反及閘型態記憶體陣列之電路佈局示意圖，其具有步進通過電壓施加於串列中某些字元線而非全部字元線上。

第13圖顯示類似於第10圖的兩個反及閘串列之電路佈局示意圖。

第14圖顯示改良的程式化偏壓脈衝可以抑制部分區域自我升壓電位，且防止由第5及6圖中的情況所導致的閘極誘發汲極漏電流(GIDL)干擾。

第15圖顯示使用具有類似於第14圖中初始部分的程式化偏壓脈衝於未選取串列之通道電壓的功效。

第16圖顯示改良的程式化偏壓脈衝之時序圖，其包括包括預程式化階段PRE-PGM，可以抑制部分區域自我升壓電位，具有初始程式化階段INTI-PGM及調整程式化階段MODULATE-PGM以控制此遞增步進脈衝程式化脈衝系列的流程。

第17圖顯示根據本發明一實施例之包括一反及閘快閃記憶陣列的積體電路的簡化示意圖，此反及閘快閃記憶陣列具有此處所描述之調整遞增步進脈衝程式化邏輯。

第18圖顯示一範例系統中由此控制器執行之邏輯的流程圖，其係使用本發明之兩階段或多階段遞增步進脈衝程式化系列。

第19圖顯示根據本發明另一範例系統中由此控制器執行之邏輯的流程圖，其係使用本發明之兩階段或多階段遞增步進脈衝程式化系列。

Claims

一種記憶裝置，包含：複數個感測節點及參考節點；複數個記憶胞串列，每一個串列安排連接介於對應的感測節點與參考節點之間，且包括一串列選擇切換開關以選擇性地連接該串列至對應的位元線；複數條字元線及至少一條串列選擇線，字元線與該複數個記憶胞串列中對應的記憶胞耦接且該至少一條串列選擇線與對應的串列選擇切換開關耦接；邏輯與電路和該複數條字元線、該至少一條串列選擇線、該複數條位元線及該參考節點耦接，以程式化一選取串列中一記憶胞的一選取字元線以建立一程式化記憶胞臨界電壓於一目標臨界電壓內，該邏輯與電路組態為施加一程式化偏壓脈衝，包括：施加一程式化電壓至該選取字元線及通過電壓至該複數條字元線中的其他字元線，該程式化電壓及至少一通過電壓於該程式化偏壓脈衝的一初始階段中具有一第一大小，並於後續階段中轉變至各自的一第二大小；施加一位元線電壓至與該所選取串列對應的感測節點及一參考電壓至與該所選取串列對應的該參考節點；以及施加一串列選擇電壓至該至少一條串列選擇線，該位元線電壓及該串列選擇線電壓係用來於該程式化偏壓脈衝的該初始階段中開啟該串列選擇切換開關，並於該後續階段中關閉該串列選擇切換開關或是降低該串列選擇切換開關的導電率。
如申請專利範圍第1項所述之記憶裝置，其中該邏輯與電路組態為執行一驗證步驟，包括決定該選取記憶胞是否具有一程式化記憶胞臨界電壓於一目標臨界電壓內，且假如該選取記憶胞具有一驗證失敗數目沒有超過一臨界重試數目上限，則增加該程式化電壓及該通過電壓之一或兩者的該第二大小一個對應的程式化電壓增幅及通過電壓增幅，並且之後重新施加一程式化偏壓脈衝。
如申請專利範圍第2項所述之記憶裝置，其中該增加包含增加該程式化電壓的該第二大小一個程式化電壓增幅，及增加至少一條字元線上的該通過電壓的該第二大小一個通過電壓增幅，其中該通過電壓增幅大於該程式化電壓增幅。
如申請專利範圍第1項所述之記憶裝置，其中於該初始化階段中，位元線電壓設定為一程式化偏壓準位Vbl1，該串列選擇偏壓被升至Vssl1，其中(Vssl1-Vbl1)係大於該串列選擇切換開關的臨界電壓，且之後該程式化電壓及該通過電壓增加至各自的該第一大小，且於該後續階段時該位元線電壓增加而該串列選擇偏壓減少使得(Vssl1-Vbl1)係小於該串列選擇切換開關的臨界電壓，且之後該程式化電壓及該通過電壓增加至各自的該第二大小。
如申請專利範圍第1項所述之記憶裝置，其中該複數個記憶胞串列是安排成反及閘串列。
一種記憶裝置，包含：複數個感測節點及參考節點；複數個記憶胞串列，每一個串列安排連接介於對應的感測節點與參考節點之間，且包括一串列選擇切換開關以選擇性地連接該串列至對應的位元線；複數條字元線及至少一條串列選擇線，字元線與該複數個記憶胞串列中對應的記憶胞耦接且該至少一條串列選擇線與對應的串列選擇切換開關耦接；邏輯與電路和該複數條字元線、該至少一條串列選擇線、該複數條位元線及該參考節點耦接，以程式化一選取串列中一記憶胞的一選取字元線以建立一程式化記憶胞臨界電壓於一目標臨界電壓內，該邏輯與電路組態為進行一程式化操作，其包括至少一第一階段及一第二階段；以及於該第一階段執行一程式化/驗證系列，該第一階段包括施加一第一程式化偏壓脈衝及一第一程式化驗證步驟，該第一程式化偏壓脈衝包括：施加一程式化電壓至該選取字元線及通過電壓至該複數條字元線中的其他字元線，該程式化電壓及至少一通過電壓於該程式化偏壓脈衝的一初始階段中具有一第一大小，並於後續階段中轉變至各自的一第二大小；施加一位元線電壓至與該所選取串列對應的感測節點及一參考電壓至與該所選取串列對應的該參考節點；以及施加一串列選擇電壓至該至少一條串列選擇線，該位元線電壓及該串列選擇線電壓係用來於該程式化偏壓脈衝的該初始階段中開啟該串列選擇切換開關，並於該後續階段中關閉該串列選擇切換開關；以及該第一程式化驗證步驟包括決定該選取記憶胞是否具有一程式化記憶胞臨界電壓於一臨時目標臨界電壓內以辨識該選取記憶胞是否通過臨時驗證，且假如該選取記憶胞通過臨時驗證，則進入第二階段，假如該選取記憶胞具有一驗證失敗數目小於一第一重試數目上限，則增加該程式化電壓的大小且重新施加該第一階段程式化偏壓，且假如該選取記憶胞的臨時驗證失敗超過該第一重試數目上限，則進入該第二階段，以及於該第二階段執行一程式化/驗證系列，該第二階段包括施加一第二程式化偏壓脈衝及一第二程式化驗證步驟，該第二程式化偏壓脈衝包括：施加一程式化電壓至該選取字元線及通過電壓至該複數條字元線中的其他字元線，該程式化電壓及至少一通過電壓於該程式化偏壓脈衝的一初始階段中具有一第一大小，並於後續階段中轉變至各自的一第二大小；施加一位元線電壓至與該所選取串列對應的感測節點及一參考電壓至與該所選取串列對應的該參考節點；以及施加一串列選擇電壓至該至少一條串列選擇線，該位元線電壓及該串列選擇線電壓係用來於該程式化偏壓脈衝的該初始階段中開啟該串列選擇切換開關，並於該後續階段中關閉該串列選擇切換開關或是降低該串列選擇切換開關的導電率；以及該第二程式化驗證步驟包括決定該選取記憶胞是否具有一程式化記憶胞臨界電壓於一目標臨界電壓內以辨識該選取記憶胞是否通過驗證，且假如該選取記憶胞通過驗證，則結束該程式化操作，假如該選取記憶胞具有一驗證失敗數目小於一臨界重試數目上限，則增加該程式化電壓及該通過電壓的各自第二大小且重新施加該第二階段程式化偏壓。
如申請專利範圍第6項所述之記憶裝置，其中該增加包含增加該程式化電壓的該第二大小一個程式化電壓增幅，及增加至少一條字元線上的該通過電壓的該第二大小一個通過電壓增幅，其中該通過電壓增幅大於該程式化電壓增幅。
如申請專利範圍第6項所述之記憶裝置，其中於該初始化階段中，位元線電壓設定為一程式化偏壓準位Vbl1，該串列選擇偏壓被升至Vssl1，其中(Vssl1-Vbl1)係大於該串列選擇切換開關的臨界電壓，且之後該程式化電壓及該通過電壓增加至各自的該第一大小，且於該後續階段時該位元線電壓增加而該串列選擇偏壓減少使得(Vssl1-Vbl1)係小於該串列選擇切換開關的臨界電壓，且之後該程式化電壓及該通過電壓增加至各自的該第二大小。
如申請專利範圍第6項所述之記憶裝置，其中該複數個記憶胞串列是安排成反及閘串列。
一種記憶裝置，包含：複數個感測節點及參考節點；複數個記憶胞串列，每一個串列安排連接介於對應的感測節點與參考節點之間，且包括一串列選擇切換開關以選擇性地連接該串列至對應的位元線；複數條字元線及至少一條串列選擇線，字元線與該複數個記憶胞串列中對應的記憶胞耦接且該至少一條串列選擇線與對應的串列選擇切換開關耦接；邏輯與電路和該複數條字元線、該至少一條串列選擇線、該複數條位元線及該參考節點耦接，以程式化一選取串列中一記憶胞的一選取字元線以建立一程式化記憶胞臨界電壓於一目標臨界電壓內，該邏輯與電路組態為一選取記憶胞施加一程式化偏壓脈衝，該程式化偏壓脈衝包括：施加一具有程式化大小之程式化電壓至該選取字元線及具有一通過大小之通過電壓至該複數條字元線中的其他字元線；施加一位元線電壓至與該所選取串列對應的感測節點及一參考電壓至與該所選取串列對應的該參考節點；以及施加一抑制位元線電壓至與一未選取串列對應的感測節點及一參考電壓至與該未選取串列對應的該參考節點；施加一串列選擇電壓至該至少一條串列選擇線，該位元線電壓及該串列選擇線電壓係用來於該程式化偏壓脈衝的該初始階段中開啟該串列選擇切換開關；其中於施加該抑制位元線電壓以關閉該未選取串列的該串列選擇切換開關之前，該程式化電壓升壓至小於該程式化的大小，並於施加該抑制位元線電壓以關閉該未選取串列的該串列選擇切換開關之後，該程式化電壓升至該程式化大小。
如申請專利範圍第10項所述之記憶裝置，包括：於一第一時間區間將該程式化偏壓升至一第一電壓位準，其中該第一電壓位準係小於該程式化電壓；於該第一時間區間後的一第二時間區間，設定一第一串列選擇切換開關的閘極電壓至一高於該選取串列上位元線電壓之臨界值且低於該位選取串列上該抑制位元線電壓之臨界值的大小；以及於該第二時間區間後的一第三時間區間，將該通過電壓改變至低於該程式化大小的一通過電壓且將該程式化偏壓升至該程式化大小。
如申請專利範圍第10項所述之記憶裝置，其中該複數個記憶胞串列是安排成反及閘串列。
一種於一組態為反及閘陣列的電荷儲存記憶裝置中產生程式化偏壓脈衝的方法，包含反及閘串列經由串列選擇切換開關與位元線耦接及包含字元線，該方法包括：於一第一情況下偏壓該些位元線及串列選擇線；設定與一目標記憶胞耦接的一字元線至一第一電壓準位，當該些位元線及串列選擇線在該第一情況下；之後，於一第二情況下偏壓該些位元線及串列選擇線；以及設定與該目標記憶胞耦接的該字元線至一第二電壓準位，當該些位元線及串列選擇線在該第二情況下，該第二電壓準位係高於該第一電壓準位。
如申請專利範圍第13項所述之方法，其中：該第一情況包括於一選取串列中設定一位元線電壓於一所選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接；以及該第二情況包括於一選取串列中設定一位元線電壓於一所選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線解除耦接。
如申請專利範圍第13項所述之方法，其中：該第一情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將一未選取串列與該未選取位元線耦接；以及該第二情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將該未選取串列與該未選取位元線解除耦接。
如申請專利範圍第13項所述之方法，包括於設定該字元線至該第二電壓準位與該目標記憶胞耦接之後，於一第三情況下偏壓該些位元線及串列選擇線，且設定與該目標記憶胞耦接的該字元線至一第三電壓準位，當該些位元線及串列選擇線在該第三情況下，該第三電壓準位係高於該第二電壓準位。
如申請專利範圍第16項所述之方法，其中：該第一情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將一未選取串列與該未選取位元線耦接；該第二情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將該未選取串列與該未選取位元線解除耦接；以及該第三情況包括設定一位元線電壓於一所選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線解除耦接。
一種積體電路，包括：一電荷儲存記憶裝置組態為一反及閘陣列，包含反及閘串列經由串列選擇切換開關與位元線耦接及包含字元線；以及一控制器，組態為產生一程式化偏壓脈衝：於一第一情況下偏壓該些位元線及串列選擇線；設定與一目標記憶胞耦接的一字元線至一第一電壓準位，當該些位元線及串列選擇線在該第一情況下；之後，於該程式化偏壓脈衝內的一第二情況下偏壓該些位元線及串列選擇線，以降低或切斷經由該串列選擇切換開關進入該串列的電流。
如申請專利範圍第18項所述之積體電路，其中該控制器組態為產生一程式化偏壓脈衝設定與該目標記憶胞耦接的該字元線至一第二電壓準位，當該些位元線及串列選擇線在該第二情況下，該第二電壓準位係高於該第一電壓準位。
如申請專利範圍第18項所述之積體電路，其中：該第一情況包括於一選取串列中設定一位元線電壓於一所選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接；以及該第二情況包括於一選取串列中設定一位元線電壓於一所選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線解除耦接。
如申請專利範圍第18項所述之積體電路，其中：該第一情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將一未選取串列與該未選取位元線耦接；以及該第二情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將該未選取串列與該未選取位元線解除耦接。
如申請專利範圍第19項所述之積體電路，包括於設定該字元線至該第二電壓準位與該目標記憶胞耦接之後，於一第三情況下偏壓該些位元線及串列選擇線，且設定與該目標記憶胞耦接的該字元線至一第三電壓準位，當該些位元線及串列選擇線在該第三情況下，該第三電壓準位係高於該第二電壓準位。
如申請專利範圍第22項所述之積體電路，其中：該第一情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將一未選取串列與該未選取位元線耦接；該第二情況包括於一選取串列中設定一位元線電壓於一所選取位元線上、一未選取位元線電壓於一未選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線耦接且將該未選取串列與該未選取位元線解除耦接；以及該第三情況包括設定一位元線電壓於一所選取位元線上及一電壓於一所選取串列選擇線上，以將該選取串列與該位元線解除耦接。