TW201301506A - 製造含有多孔矽之半導體底材之方法 - Google Patents
製造含有多孔矽之半導體底材之方法 Download PDFInfo
- Publication number
- TW201301506A TW201301506A TW101117611A TW101117611A TW201301506A TW 201301506 A TW201301506 A TW 201301506A TW 101117611 A TW101117611 A TW 101117611A TW 101117611 A TW101117611 A TW 101117611A TW 201301506 A TW201301506 A TW 201301506A
- Authority
- TW
- Taiwan
- Prior art keywords
- substrate
- donor substrate
- layer
- active layer
- donor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本發明與一種製造半導體底材(8)之方法有關,其包括-獲得一半導體施體底材(1),-轉變該施體底材(1),使之包含:○由一半導體材料構成之多孔支撐層(2),及○一主動層(3),其為■非多孔,且■由一半導體材料構成,-處理該施體底材(1),以使該多孔支撐層(2’)在膨脹或收縮中發生形變,○該膨脹會引發該主動層(3)之應變,從而產生一應變主動層(3’),-將該應變主動層(3’)之至少一部分從該施體底材(1)轉移至一受體底材(8),-回收該施體底材(1),以製造已受到額外應變之一應變主動層(3’)。
Description
本發明與一種製造半導體底材之方法有關。
絕緣體上矽(SOI)底材廣泛使用於微電子產業中。
其中,絕緣體上應變矽(sSOI)底材對於電子元件之製造尤其有助益,主要原因在於sSOI底材的電子及電洞遷移率獲得提升,因此效能更佳。
當然,應變矽之缺陷密度必須盡可能降至最低。
在習知技術中,已知一種製造應變矽之方法為,在一緩衝層上以磊晶方式生長一層應變矽,該緩衝層之組成可隨其厚度而改變。
另一種製造應變矽之方法為,使用與一表面矽層接觸之一多孔矽層,並使該多孔矽層發生形變,以在該表面矽層中引發膨脹或收縮應變。
但是,這些製造sSOI及更廣泛的應變主動層之已知方法有許多缺點,亦即這些方法都很昂貴且耗時。
因此,有必要提出一項能夠滿足微電子產業需求之解決方案。
本發明旨在改善上述缺點。
為此,本發明提出一種製造半導體底材之方法,其特徵在於包含:-一第一步驟,該步驟在於獲得一半導體施體底材,-一第二步驟,該步驟在於轉變該施體底材,使之包含:
○由一半導體材料構成之一多孔支撐層,及○一主動層,其為▪非多孔,且▪由一半導體材料構成,-一第三步驟,該步驟在於處理該施體底材,以使該多孔支撐層在膨脹或收縮中發生形變,○該膨脹會在該主動層引發應變,從而產生一應變主動層,-一第四步驟,該步驟在於將該應變主動層之至少一部分,從該施體底材轉移至一受體底材,-一第五步驟,該步驟為回收,其包含:○對該第四步驟結束後所獲得之施體底材執行該第三步驟,以此方式使該支撐層得以在膨脹或收縮中進一步形變,○該形變會引發該應變主動層之額外應變,其目的在於製造一新的受體底材,使之包含已受到額外應變之該應變主動層之至少一部分。
本發明有利之處在於,其可單獨或經由技術上可能之任何組合,以下列特點輔助之:-該第五步驟更包含後續執行第四步驟之製造新的受體底材,新的受體底材包括:-該應變主動層之至少一部分,-該應變主動層具有之應變,高於在該第五回收步驟前所獲得之應變主動層之應變;
-該支撐層及該主動層係由矽構成;-在該第二步驟期間使該施體底材轉變後所獲得之主動層,其具有之厚度在10 nm至100 nm之範圍內;-該第一步驟包括獲得一施體底材,該施體底材包含一侷限結構,該侷限結構包含一半導體侷限層,該侷限層具有之化學組成與該主動層之化學組成不同,且將該應變主動層之至少一部分從該施體底材轉移至一受體底材之第四步驟包括以下步驟:▪將離子引入該施體底材,▪鍵結該施體底材及該受體底材,▪對該施體底材及該受體底材施以包含溫度升高之熱處理,在此期間,該侷限層會吸引該些離子並將其集中在該侷限層內,以及▪經由在該侷限層平面之斷裂,將該施體底材從該受體底材分離;-將該些離子引入該施體底材,係經由將該施體底材浸入含有該些離子之電漿中而達成;-將該應變主動層之至少一部分從該施體底材轉移至該受體底材之步驟包括以下步驟:-在該施體底材中產生一弱化區,-鍵結該施體底材及該受體底材,以及-在該弱化區之平面造成斷裂,以將該施體底材從該受體底材分離;
-本發明之方法在於以循環方式實施該第二、第三、第四及第五步驟,以製造多個受體底材,每一受體底材均包含非多孔之一應變主動層,其由來自第一步驟中所獲得之施體底材之至少一種半導體材料所構成。
本發明亦與一種製造半導體底材之方法有關,其特徵為包含:-一第一步驟,該步驟在於獲得一半導體施體底材,-一第二步驟,該步驟在於轉變該施體底材,使之包含:○由一半導體材料構成之一多孔支撐層,及○一主動層,其為▪非多孔,且▪由一半導體材料構成,-一第三步驟,該步驟在於處理該施體底材,以使該多孔支撐層在膨脹或收縮中發生形變,該膨脹會在該主動層引發應變,從而產生一應變主動層,-一第四步驟,該步驟在於將該應變主動層之至少一部分,從該施體底材轉移至一受體底材,-一第五步驟,其為從以下選定一回收途徑:○一第一回收途徑,其包括向該第四步驟結束後所獲得之施體底材執行該第三步驟,以使該多孔材料構成之支撐層得以進一步形變,該形變會引發該應變主動層之額外應變,其目的在於製造一新的受體底材,使之包含已受到額外應變之該應變主動層之至少一部分,以及
○一第二回收途徑,其包括研磨該第四步驟結束後所獲得之施體底材,其目的在於製造一受體底材,使之包含已受到額外應變之該應變主動層之至少一部分,該應變主動層具有之應變與進行該第二回收途徑前之應變相同。
本發明有利之處在於,其可單獨或經由技術上可能之任何組合,以下列特點輔助之:-該第一及第二回收途徑更包括執行第五步驟之製造新受體底材,新的受體底材包括:-就該第一回收途徑而言,該應變主動層之至少一部分,該層具有之應變比回收前高,-就該第二回收途徑而言,該應變主動層之至少一部分,該層具有之應變與回收前相同;-在該第二步驟期間使該施體底材轉變後所獲得之主動層,其所具有之厚度在10 nm至100 nm之範圍內;-該第一步驟包括獲得一施體底材,該施體底材包含一侷限結構,該侷限結構包含一半導體侷限層,該侷限層之化學組成與該第三材料所構成之應變層之化學組成不同,且-將該應變主動層之至少一部分從該施體底材轉移至一受體底材之第四步驟包括以下步驟:▪將離子引入該施體底材,▪鍵結該施體底材及該受體底材,▪對該施體底材及該受體底材施以包含溫度升高之熱處
理,在此期間,該侷限層會吸引該些離子並將其集中在該侷限層內,以及▪經由在該侷限層平面之斷裂,將該施體底材從該受體底材分離;-將該些離子引入該施體底材,係經由將該施體底材浸入含有該些離子之電漿中而達成;-將該應變主動層之至少一部分從該施體底材轉移至該受體底材之步驟包括以下步驟:-在該施體底材中產生一弱化區,-鍵結該施體底材及該受體底材,以及-在該弱化區之平面造成斷裂,以將該施體底材從該受體底材分離;-本發明之方法在於以循環方式實施該第二、第三、第四及第五步驟,以製造多個受體底材,每一受體底材均包含非多孔之一應變主動層,其由來自第一步驟中所獲得之施體底材之至少一種半導體材料所構成。
本發明具備許多優點,其中最明顯的是,本發明能夠減少結晶品質良好之應變層之製造時間及相關製造成本。
圖1所示為本發明一種製造半導體底材方法之一實施例。
半導體底材係指包含至少一層半導體材料之一底材。
在本發明中,「應變層」係指一層半導體材料其晶體結構在張力或壓縮力中發生應變,此應變乃相對於該材料之自然晶體結構而言。例如,應變層有可能在晶體生長期間獲得,譬如磊晶,磊晶會改變晶格,尤其是晶格的生長方向。
反之,在本發明中,「鬆弛層」係指一層半導體材料其晶體結構沒有受到任何外部應力,亦即,該層材料具有之晶格參數與其在固態單晶狀態下之晶格參數完全相同。
本發明之方法包含一第一步驟E1,該步驟在於獲得一半導體施體底材1。
雖然這並不會限制本發明,但該施體底材1最好至少有部分是由矽構成。同樣有利的是,該施體底材1亦可以為鍺或三五族半導體材料所製(由元素週期表中一種三族元素與一種五族元素所構成之合金)。
在一實施例中,一固態施體底材1最好由從上述材料中選定之半導體材料所形成。
本發明之方法包含一第二步驟E2,該步驟在於轉變該施體底材1,使之包含:-由一半導體材料構成之一多孔支撐層2,及-一主動層3,其為○非多孔,且○由一半導體材料構成。
有利的是,轉變該施體底材1之第二步驟包含對該施體底材1進行電化學陽極化之一步驟,如圖2所示。
因此,該支撐層2可以由諸如上述該施體底材1所用之材料所形成,該主動層3亦然。該層2及該層3可以由多種半導體材料構成(多種材料之合金或疊加)。
在一實施例中,該支撐層2及該主動層3由相同材料構成。
在此情況下,該施體底材1被置於含有一電解液11之一封閉體10內。
該電解液11舉例而言為含有氟酸(HF)之一溶液。
一陽極12及一陰極13被浸在該電解液11內,並連接至一電流來源14。
放置該施體底材1的方式是:讓該支撐層2朝向陰極13,該主動層3朝向陽極12。
一電流經由該電流來源14而施加於陽極12及陰極13之間。
該電流通常為恆定電流。
當該多孔支撐層2及該主動層3達到所需厚度時,陽極化便停止。
陽極化結束時,該支撐底材1已清洗過。
有利的是,該支撐層2為p型摻雜,這可以加快陽極化之進行。
有利的是,在該施體底材1轉變後所獲得之該主動層3,其厚度在10 nm至數百奈米之範圍內,具體而言,在10 nm至100 nm之範圍內。
本發明之方法包括一第三步驟E3,該步驟在於處理該施體底材1,以使該多孔支撐層2在膨脹或收縮中發生形變。在此步驟期間,內應變(internal strain)會在該多孔支撐層2中產生,以經由膨脹或收縮而使該多孔支撐層2’形變。
膨脹對應於材料之擴張,亦即材料受到張力而形變,收縮則對應於材料之縮回,亦即材料受到壓縮力而形變。
該形變會引發該主動層3之應變,從而產生一應變主動層3’。以上述方式加以形變之多孔支撐層2’將在該種子層3中引發應變,造成該種子層3之應變。
該第三步驟E3舉例而言可以包含將該施體底材1熱氧化之一步驟。
在此情況下,該施體底材1在氧化環境(含有O2、NO2等等氣體)中接受熱處理(例如在200℃至800℃之溫度範圍內)。
氧化通常會造成該多孔支撐層2’之膨脹。
在另一實施例中,該第三步驟E3可以包含氮化,氮化通常會造成壓縮應變,從而使該支撐層2’在收縮中形變。
本發明之製造方法包含一第四步驟E4,該步驟在於將該應變主動層3’之至少一部分,從該施體底材1轉移至一受體底材8。
在一實施例中,該第四步驟包括以下步驟:-在該施體底材1中產生一弱化區20,-鍵結該施體底材1及該受體底材8,以及-在該弱化區20之平面處造成斷裂,以將該施體底材1從該受體底材8分離。
該弱化區20係以植入離子之方式產生,例如氫離子或氦離子。該弱化區20通常於該施體底材1中產生。
在該施體底材1中形成一弱化區,使斷裂可在該弱化區之平面發生
後,該應變主動層3’之至少一部分便可以從該施體底材1轉移至一受體底材8。
該弱化區可以如上所述,藉由在該施體底材中進行植入而形成。
在此情況下,該些離子會朝著該施體底材表面之方向加速。該些原子穿透之平均深度通常在100 Å至1 μm之範圍內,該深度可以認定為植入種源及植入能量之函數。在植入之情況中,其特點為在施體底材中會有一植入高峰。被植入之該些離子具有之能量乃經過選定,使其得以穿過該施體底材之材料。該植入高峰取決於該些離子之能量。
該弱化區亦可經由不同方式形成,例如下文所述之方式。
茲將該應變層3’從該施體底材1轉移至一受體底材8之第四步驟E4之一實施例敘述如下。
該實施例呈現於圖3。
在此實施例中,該施體底材1更包括一侷限結構23,其包含由一半導體材料所構成之一侷限層25。
該侷限層25之作用為,在引入離子後於該施體底材上進行熱回火期間,吸引(例如經由擴散)被引入該施體底材之離子,在此期間,該些離子會優先朝該侷限層25遷移。
含有該侷限層25之侷限結構23通常以磊晶生長方式產生,且係在形成該施體底材1之第一步驟E1中形成。該侷限結構可以配置於該種子層3中或配置在該支撐層2及該主動層3之間。
磊晶製程使該侷限層25之厚度得以受到精確控制,並可獲得很薄的侷限層。
此外,磊晶生長亦讓待轉移之主動層3’之結晶性得以保留。
該侷限層之材料最好選自於有摻雜或無摻雜之SiGe,或有摻雜之矽。其他材料主要包括以硼摻雜之鍺、以硼摻雜之SiC,及有摻雜或無摻雜之InGaN、AlGaN、InGaAs或AlGaAs。
可以使用諸如硼、砷或銻等摻雜之。
其他材料及其他摻雜物亦可使用。不論在何種情況下,構成該侷限層之材料,其化學組成與待轉移之應變主動層3’之化學組成不同,不同之處至少在於化學元素比例之不同(例如具有不同鍺比例之SiGe),或材料類型之不同(例如該層25為SiGe,該層3’為Si),或該侷限層之摻雜濃度高於待轉移之應變層3’(例如該層25為以硼摻雜之SiGe,該層3’為無摻雜或較淡摻雜之SiGe),或該些不同處之組合。
一有利之實施例為使用由一p型濃摻雜半導體材料所構成之侷限層。
為使該應變層3’得以轉移,該第四步驟E4之轉移包含將該些離子24引入該施體底材1之一步驟E41。該些離子使一弱化區得以在該施體底材1中產生,且斷裂可在該弱化區之平面處發生。
該些離子最好為氫離子及/或氦離子。
該些離子可以各種不同方式引入。
該些離子24最好在將該施體底材1浸入含有該些離子之電漿後,經由擴散該些離子24之方式引入該施體底材1。將該些離子24引入該施體底材1亦可以經由擴散以外之技術而達成,譬如植入。
浸入電漿中之施體底材1會受到電脈衝。存在於電漿中之正離子便
會朝著該些離子被引入之底材之表面加速。由於電漿環繞著該底材,因此該底材整個表面會同時接受到離子。
此離子引入方式之另一優點為能夠在工業規模上加以應用,且實施時間較短。
此離子植入方式之另一優點為,該些離子擴散至該施體底材內之區域非常集中,在該底材主要表面之法線方向上之厚度大約為若干奈米(例如在10 nm至200 nm之範圍內)。
以電漿擴散方式引入離子能夠在轉移步驟中獲致良好結果,因為該技術明顯能夠以低加速電壓(大約10 V至50V)使該施體底材1在一淺層區域(如前述,深度為數十奈米至大約200奈米之區域)飽含高劑量(最高可達10+18 at/cm2)之離子,這點並非總是能藉由植入技術達成。此點亦有利後續轉移該主動層3’之薄層。如下文所說明,此點有利於降低出現在被轉移層中之缺陷及粗度。
即使該區域可以經由植入方式獲得,在植入過程中該些離子之高能量也會在待轉移之主動層3’中導致晶體缺陷,使得該層之後續使用有困難。
圖4呈現在擴散(曲線26)及離子植入(曲線27)之情況下,該些離子24在該施體底材1中之濃度剖面,該濃度係作為離子在該施體底材1中深度之函數。
該第四步驟之轉移更包含鍵結該施體底材1及該受體底材8之一步驟E42。
該鍵結係經由使該施體底材及該受體底材之自由表面互相接觸而
達成。為確保該些表面之分子黏附力,該些表面通常已事先清潔過。
該第四步驟之轉移接著包含對該施體底材1及該受體底材8進行熱處理之一步驟E43,亦即使該些底材受到增溫。
若一侷限層已形成,該侷限層係以適於在此升溫熱處理期間,將被引入底材之該些離子朝該侷限層吸引過去之一種或多種材料製成。熱處理之溫度通常在200℃至700℃之範圍內。
舉例而言,若該侷限層之材料為以硼摻雜之矽,且被引入該施體底材之該些離子為氫離子,則硼與氫之間的化學交互作用將使該些氫離子得以被吸引到該侷限層內。影響離子吸引之另一因素為應變之不同(張力或壓縮力)。
因此,在該施體底材及該受體底材之熱處理期間,該侷限層會吸引該些離子並將其集中在該侷限層內。
該熱處理之另一功能可以為強化該施體底材及該受體底材間之鍵結能。
回火之實施,以產生下列效果為目的:-增加該施體底材及該受體底材間之鍵結能,-使該些離子集中在該侷限層內直至達到臨界濃度,-該些離子造成孔穴,該些孔穴會聚結,-該些孔穴中之壓力增加,直至在該侷限層內造成斷裂,該斷裂使該施體底材得以自該受體底材分離。
這四個效果可以在單一熱回火步驟中獲致,或在分別獨立之多個熱回火步驟中獲致。
因此,熱處理後之下一步驟為E44,該步驟為藉由在該侷限層25平面之斷裂,使該施體底材1自該受體底材8分離。
如此,該應變主動層3’便轉移了。
接著,對該受體底材8進行清潔及研磨(以CMP或其他研磨方式)之處理,以去除不需要層之殘餘。尤其是隨著該應變半導體層而轉移之殘餘侷限層。
該施體底材1亦加以處理回收,以在適當情況下於轉移一新的應變主動層3’時使用。
採用此種形成侷限層之轉移方法之一優點為,該斷裂為高度局部化,而且幾乎只會或甚至只會發生於該侷限層之平面。
在無侷限層之情況下,以AFM測量所得之斷裂後粗度通常大約為3 nm至6 nm,但侷限層讓該粗度得以降低至大約為0.5 nm至1 nm。如此便可防止缺陷朝著待轉移之應變半導體層傳遞。若不使用侷限層,而以植入離子並在弱化區之平面產生斷裂之傳統方式進行轉移,常會有缺陷在斷裂後出現於底材中。這顯然是因為底材中各處皆有離子存在,造成斷裂難以局部化,從而導致較高之粗度。
因此,以本發明之方法轉移之應變半導體主動層3’具有較低之粗度。舉例而言,當一施體底材1含有待轉移之一矽主動層3’,以及由硼摻雜之矽構成之一侷限層23時,可以獲得粗度為5埃單位之轉移矽層(RMS值)。
此外,應變主動層3’經常需要以薄層(例如在20 nm至500 nm之範圍內)形態轉移。目前已知,存在於該層中之應變及該層之厚度兩者
間有一折衷。就一給定應變而言,當超過某一厚度時,該應變便會透過缺陷之出現而釋放。
因此,很明顯地,該第六步驟之此一實施例讓厚度在10 nm至200 nm範圍內之應變半導體層3’得以轉移。
所用侷限層之厚度最好介於2 nm及20 nm間。侷限層越薄,斷裂越局部化。舉例而言,大約4 nm厚之侷限層便可將斷裂侷限在該區域內。
由於該侷限層很薄,因此不會或幾乎不會干擾該施體底材之晶格參數。
一般而言,可以使用一侷限結構23,其包含如上所述之一侷限層25及兩層保護層,其分別配置在該侷限層之兩側並與該侷限層接觸,各保護層由一半導體材料構成,且該材料之化學組成不同於該侷限層材料之化學組成。在本發明中,「不同化學組成」係指該些材料是不相同的,或該些材料有不同之化學元素比例,及/或該些材料摻雜不同之摻雜物。
利用該侷限結構進行之轉移,與上文所述利用侷限層所進行者類似。
該些保護層更限制了因斷裂造成之缺陷傳遞。該些保護層明顯發揮了防護罩之作用,保護待轉移之應變半導體主動層3’,並對容易在該侷限層斷裂後朝該應變主動層3’傳遞之缺陷予以限制。
作為非限制性質之範例,該些保護層之實施例可以包含:-保護層材料:Si(1-x)Gex;侷限層材料:Si(1-y)Gey(有利者為x與y的差別至少為3%,最好大於5%,甚至10%)、以硼摻雜之SiGe或以硼摻雜之矽。值得提及者亦包括,該些保護層材料為SiGe且
該侷限層材料為以硼摻雜之矽,以及該些保護層材料為SiGe且該侷限層材料為以硼摻雜之鍺;-保護層材料:矽;侷限層材料:Si(1-y)Gey、以硼摻雜之SiGe或以硼摻雜之矽;-保護層材料:鍺;侷限層材料:以硼摻雜之SiGe、以硼摻雜之矽、以硼摻雜之鍺,或SiGe;-保護層材料:SiGe;侷限層材料:以硼摻雜之SiC;-保護層材料:AlGaN;侷限層材料:InGaN,不論摻雜(Si、Mg)與否;-保護層材料:AlGaAs;侷限層材料:InGaAs,不論摻雜(Si、Zn、S、Sn)與否。
該些保護層之材料最好亦適於在該施體底材之增溫熱處理期間,將被引入該施體底材內之離子朝該侷限層之方向吸引過去,例如,有摻雜或無摻雜之SiGe可以吸引氫離子。
此外,或作為另一種方式,有利的是,該些保護層至少其中之一為蝕刻阻擋層,相對於構成該應變主動層3’之材料,構成該保護層之材料為得以被選擇性化學蝕刻之一種材料。一般而言,該保護層會與該應變主動層3’互相接觸。
因此將該施體底材1分離後,得以對存在於該受體底材8上之保護層進行選擇性蝕刻之一步驟。
此外,或作為另一種方式,該些保護層其中之一為化學蝕刻阻擋層,相對於該支撐層2’之材料,該保護層係由得以被選擇性化學蝕刻
之一種材料構成。
本發明之方法可以包含在斷裂後對存在於該施體底材上之保護層進行選擇性蝕刻之一步驟,讓該施體底材得以再利用。
有利者為,使用SiGe保護層、硼摻雜矽之侷限層,及材料為矽之待轉移應變主動層3’。
該第四步驟E4結束後可獲得一受體底材,該受體底材包含該應變主動層3’之至少一部分。
不論所選擇之轉移實施例為何,該第四步驟最好包括一預備步驟,該預備步驟為形成與該施體底材1之應變主動層3’接觸之一氧化物層18,以使該該施體底材1與該受體底材8之鍵結在該氧化物層18之平面進行。
此外,或作為另一種方式,該受體底材8本身在要與該施體底材1鍵結之平面處包括一氧化物層。
接著,按照所需之應用目的,對該受體底材8進行傳統方式之處理。該受體底材8通常會經過表面處理,主要包含研磨。
有利的是該主動層3’為矽,因此,在第四步驟後,該受體底材8便為絕緣體上應變矽底材。
本發明之方法在第四步驟後亦包含回收該施體底材1之一步驟。
在一第一實施例中,如圖1之箭頭E5所呈現,該箭頭為一第五步驟E5,其包含向該第四步驟結束後所獲得之施體底材1執行該第三步驟,以使該多孔材料構成之支撐層2’在膨脹或收縮中進一步形變,該形變會引發該應變主動層3’之額外應變,其目的在於製造一新的受體底
材8,使之包含已受到額外應變之該應變主動層3’。
因此,該回收步驟之目標為製造一應變主動層3’,其所具有之應變,高於回收前之第四步驟結束後所獲得,由非多孔材料構成之應變主動層3’之應變。
所以,重點在於回收讓該主動層(應變之非多孔材料層)之應變得以增加。
有利的是,該第五步驟E5更包含重複該第四步驟以製造一新的受體底材8,其包括該應變主動層3’之至少一部分,且該應變主動層3’所具有之應變,高於在回收步驟前所獲得,由非多孔材料構成之應變層之應變。
因此,重複該第四步驟之目的,在於以上文所述之方法,將已受到額外應變之應變主動層3’之至少一部分轉移至一新的受體底材。
該第五回收步驟可以包括其他額外步驟。
在一實施例中,回收該施體底材1之第五步驟包含研磨該施體底材1之應變主動層3’之一步驟。
將該應變層3’之一部分轉移至該受體底材8後,該應變層表面可能會粗糙不平,此一粗糙情況可以經由在回收期間進行研磨而降低或甚至消除。
此外,或作為另一種方式,該第五回收步驟可以包括一磊晶生長步驟,以使該應變主動層3’之厚度增加。該步驟在於造成該應變主動層3’之材料在該層上生長,以增加其厚度。當存在於待回收施體底材1上之應變主動層3’之厚度不足以用來產生含有部分應變主動層之新的受體底
材時,此一磊晶生長步驟證明十分有用。因此,以磊晶方式生長該材料可使該主動層3’之厚度增加。
本製造方法有利之處在於其可以循環方式實施,亦即重複第二、第三、第四及第五步驟,以製造多個受體底材8,每一受體底材均包含一應變半導體主動層3,該層係來自於該第一步驟中所獲得之施體底材1。
在本發明製造方法之一第二實施例中,該方法除上述之第一、第二、第三及第四步驟外,還包括選擇回收途徑之第五步驟。
應注意的是,上文所述一切特點,以及與第一、第二、第三及第四步驟相關之一切特點,均適用於此第二實施例。因此,該些特點此處不再贅述。
選擇回收途徑之第五步驟得以在兩種回收途徑中選擇:一第一回收途徑E5及一第二回收途徑E6。
該第一回收途徑E5對應於上述本發明製造方法中第一實施例之第五回收步驟。
因此,該第一回收途徑E5包括向該第四步驟結束後所獲得之施體底材1執行該第三步驟,以使由多孔材料構成之支撐層2’進一步形變,該形變會引發該應變主動層3’之額外應變,其目的在於製造一新的受體底材,使之包含已受到額外應變之該應變主動層3’之至少一部分。
此回收途徑已在第一實施例中詳述。與此回收途徑有關之上述一切特點均適用於此處。
該第二回收途徑E6包含在第四步驟結束後研磨該施體底材1,其目的在於製造一受體底材,使之包含該應變主動層3’之至少一部分,該
應變主動層3’中之應變與其在進行該第二回收途徑前之應變相同。
因此,與該第一回收途徑相較,在該第二回收途徑中,由非多孔材料構成之該主動層3’之應變維持了恆定。該第二回收途徑呈現於圖5。因此,該第二回收途徑有利之處為,除前述之研磨外,還包括重複第四步驟以再次轉移該應變主動層3’之至少一部分。
由於有本發明之方法,回收變得很有彈性,且可以選擇要回收該施體底材1以製造具有額外應變之一主動半導體層,或是回收該施體底材1以製造其應變與回收前完全相同之一主動半導體層。
有利的是,該第一及第二回收途徑更包含執行第四步驟之製造新的受體底材8。
就該第一回收途徑而言,新的受體底材將包含該應變主動層3’之至少一部分,該層具有之應變比回收前高。
就該第二回收途徑而言,新的受體底材將包含該應變主動層3’之至少一部分,該層具有之應變與回收前相同。
有利的是,該主動層為矽,且該受體底材8為一絕緣體上應變矽底材。
該第一回收途徑最好包含研磨該應變主動層3’之一步驟。
該第一回收途徑及/或該第二回收途徑最好包含磊晶生長之一步驟,使該應變主動層3’之厚度得以增加。
本發明之方法有利之處在於其包含依序循環實施第二、第三、第四及第五步驟(該第五步驟為選定回收途徑之步驟),以製造多個受體底材8,每一受體底材均包含一應變主動半導體層3’,該層係來自於該第一步
驟中所獲得之施體底材1。
當然,在該循環其中之一疊代中採用該第一回收途徑,而在另一疊代中該第二回收途徑,是有可能的。
在一第三實施例中,該製造方法除第一、第二、第三及第四步驟外,僅另外包括上述之第二回收途徑。
由此可見,本發明提供了使用含有一多孔半導體層之同一底材進行多次之應變層轉移之可能性。
本發明在節省成本、時間及靈活性方面亦具備了多項優點。
本發明可在微電子產業之應變主動層製造中提供廣泛應用。
1‧‧‧施體底材
2、2’‧‧‧多孔支撐層
3‧‧‧主動層
3’‧‧‧應變層
8‧‧‧受體底材
10‧‧‧封閉體
11‧‧‧電解液
12‧‧‧陽極
13‧‧‧陰極
14‧‧‧電流來源
18‧‧‧氧化物層
20‧‧‧弱化區
23‧‧‧侷限結構
24‧‧‧離子
25‧‧‧侷限層
26‧‧‧擴散曲線
27‧‧‧離子植入曲線
本發明之其他特點、目標及優點將在以下敘述中彰顯,下文敘述僅為說明性及非限制性且須參照所附圖式,其中:-圖1為本發明方法一第一實施例之示意圖;-圖2為一種電化學陽極化方法之示意圖;-圖3為本發明中一主動層轉移步驟之一實施例;-圖4為在擴散及植入之情況下,施體底材中離子濃度之圖;以及-圖5為本發明方法一第二實施例之示意圖。
1‧‧‧施體底材
2、2’‧‧‧多孔支撐層
3‧‧‧主動層
3’‧‧‧應變層
8‧‧‧受體底材
18‧‧‧氧化物層
20‧‧‧弱化區
Claims (15)
- 一種製造一半導體底材(8)之方法,其特徵為包含:-一第一步驟(E1),該步驟在於獲得一半導體施體底材(1),-一第二步驟(E2),該步驟在於轉變該施體底材(1),使之包含:○由一半導體材料構成之一多孔支撐層(2),及○一主動層(3),其為▪非多孔,且▪由一半導體材料構成,-一第三步驟(E3),該步驟在於處理該施體底材(1),以使該多孔支撐層(2’)在膨脹或收縮中發生形變,○該膨脹會引發該主動層(3)之應變,從而產生一應變主動層(3’),-一第四步驟(E4),該步驟在於將該應變主動層(3’)之至少一部分,從該施體底材(1)轉移至一受體底材(8),-一第五步驟(E5),該步驟為回收,其包含:○對該第四步驟結束後所獲得之施體底材(1)實施該第三步驟,從而使該支撐層(2’)得以在膨脹或收縮中進一步形變,○該形變會引發該應變主動層(3’)之額外應變,其目的在於製造一新的受體底材(8),使之包含已受到額外應變之該應變主動層(3’)之至少一部分。
- 如申請專利範圍第1項之方法,其中該第五步驟(E5)更包含後續執行第四步驟(E4)之製造新受體底材(8),新的受體底材包括: -該應變主動層(3’)之至少一部分,且-該應變主動層(3’)具有之應變,高於在該第五回收步驟(E5)前所獲得之應變主動層(3’)之應變。
- 如申請專利範圍第1或2項之方法,其中該支撐層(2,2’)及該主動層(3,3’)係由矽構成。
- 如申請專利範圍第1至3項中任一項之方法,其中在該第二步驟(E2)期間使該施體底材轉變(1)後所獲得之主動層(3),其厚度在10 nm至100 nm之範圍內。
- 如申請專利範圍第1至4項中任一項之方法,其中:-該第一步驟(E1)包括獲得一施體底材(1),該施體底材包含一侷限結構(23),該侷限結構包含一半導體侷限層(25),該侷限層(25)具有之化學組成與該主動層(3)之化學組成不同,且-將該應變主動層(3’)之至少一部分從該施體底材(1)轉移至一受體底材(8)之第四步驟(E4)包括以下步驟:▪將離子(24)引入(E41)該施體底材(1),▪鍵結(E42)該施體底材(1)及該受體底材(8),▪對該施體底材(1)及該受體底材(8)施以包含溫度升高之熱處理(E43),在此期間,該侷限層(25)會吸引該些離子(24)並將其集中在該侷限層(25)內,以及▪經由在該侷限層(25)平面之斷裂,將該施體底材(1)從該受體底材(8)分離(E44)。
- 如申請專利範圍第5項之方法,其中將該些離子(24)引入該施體底材(1)係經由將該施體底材(1)浸入含有該些離子之電漿中而達成。
- 如申請專利範圍第1至4項中任一項之方法,其中將該應變主動層(3’)之至少一部分從該施體底材(1)轉移至該受體底材(8)之步驟包括以下步驟:-在該施體底材(1)中產生一弱化區(20),-鍵結該施體底材(1)及該受體底材(8),以及-在該弱化區(20)之平面造成斷裂,以將該施體底材(1)從該受體底材(8)分離。
- 如申請專利範圍第1至7項中任一項之方法,其在於以循環方式實施該第二、第三、第四及第五步驟,以製造多個受體底材(8),每一受體底材均包含非多孔之一應變主動層(3’),其由來自該第一步驟中所獲得之施體底材(1)之至少一種半導體材料所構成。
- 一種製造一半導體底材(8)之方法,其特徵為包含:-一第一步驟(E1),該步驟在於獲得一半導體施體底材(1),-一第二步驟(E2),該步驟在於轉變該施體底材(1),使之包含:○由一半導體材料構成之一多孔支撐層(2),及○一主動層(3),其為▪非多孔,且▪由一半導體材料構成,-一第三步驟(E3),該步驟在於處理該施體底材(1),以使該多孔支 撐層(2’)在膨脹或收縮中發生形變,該膨脹會引發該主動層(3)之應變,從而產生一應變主動層(3’),-一第四步驟(E4),該步驟在於將該應變主動層(3’)之至少一部分,從該施體底材(1)轉移至一受體底材(8),-一第五步驟(E5,E6),其為從以下選定一回收途徑:○一第一回收途徑(E5),其包括向該第四步驟結束後所獲得之施體底材(1)執行該第三步驟,以使該多孔材料所構成之支撐層(2’)進一步形變,該形變會引發該應變主動層(3’)之額外應變,其目的在於製造一新的受體底材(8),使之包含已受到額外應變之該應變主動層(3’)之至少一部分,以及○一第二回收途徑(E6),其包括研磨該第四步驟結束後所獲得之施體底材(1),其目的在於製造一受體底材(8),使之包含該變之該應變主動層(3’)之至少一部分,該應變主動層(3’)具有之應變與進行該第二回收途徑前之應變相同。
- 如申請專利範圍第9項之方法,其中該第一及第二回收途徑更包括執行第五步驟之製造新受體底材(8),新的受體底材包括:-就該第一回收途徑而言,該應變主動層(3’)之至少一部分,該層具有之應變比回收前高,-就該第二回收途徑而言,該應變主動層(3’)之至少一部分,該層具有之應變與回收前相同。
- 如申請專利範圍第9或10項之方法,其中在該第二步驟(E2) 期間使該施體底材轉變(1)後所獲得之主動層(3),其厚度在10 nm至100 nm之範圍內。
- 如申請專利範圍第9至11項中任一項之方法,其中:-該第一步驟(E1)包括獲得一施體底材(1),該施體底材包含一侷限結構(23),該侷限結構包含一半導體侷限層(25),該侷限層(25)之化學組成與該第三材料所構成之應變層(5)之化學組成不同,且-將該應變主動層(3’)之至少一部分從該施體底材(1)轉移至一受體底材(8)之第四步驟(E4)包括以下步驟:▪將離子(24)引入(E41)該施體底材(1),▪鍵結(E42)該施體底材(1)及該受體底材(8),▪對該施體底材(1)及該受體底材(8)施以包含溫度升高之熱處理(E43),在此期間,該侷限層(25)會吸引該些離子(24)並將其集中在該侷限層(25)內,以及-經由在該侷限層(25)平面之斷裂,將該施體底材(1)從該受體底材(8)分離(E44)。
- 如申請專利範圍第12項之方法,其中將該些離子(24)引入該施體底材(1)係經由將該施體底材(1)浸入含有該些離子之電漿中而達成。
- 如申請專利範圍第9至11項中任一項之方法,其中將該應變主動層(3’)之至少一部分,從該施體底材(1)轉移至該受體底材(8)之步驟包括以下步驟:-在該施體底材(1)中產生一弱化區(20), -鍵結該施體底材(1)及該受體底材(8),以及-在該弱化區(20)之平面造成斷裂,以將該施體底材(1)從該受體底材(8)分離。
- 如申請專利範圍第9至14項中任一項之方法,其在於以循環方式實施該第二、第三、第四及第五步驟,以製造多個受體底材(8),每一受體底材均包含非多孔之一應變主動層(3’),其由來自第一步驟中所獲得之施體底材(1)之至少一種半導體材料所構成。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1155573A FR2977074A1 (fr) | 2011-06-23 | 2011-06-23 | Procede de fabrication d'un substrat semi-conducteur comprenant du silicium poreux |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201301506A true TW201301506A (zh) | 2013-01-01 |
Family
ID=46456945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101117611A TW201301506A (zh) | 2011-06-23 | 2012-05-17 | 製造含有多孔矽之半導體底材之方法 |
Country Status (3)
Country | Link |
---|---|
FR (1) | FR2977074A1 (zh) |
TW (1) | TW201301506A (zh) |
WO (1) | WO2012176044A1 (zh) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7018910B2 (en) * | 2002-07-09 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Transfer of a thin layer from a wafer comprising a buffer layer |
FR2844634B1 (fr) * | 2002-09-18 | 2005-05-27 | Soitec Silicon On Insulator | Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon |
US6812116B2 (en) * | 2002-12-13 | 2004-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a wafer with strained channel layers for increased electron and hole mobility for improving device performance |
JP2005191457A (ja) * | 2003-12-26 | 2005-07-14 | Canon Inc | 半導体基体とその作製方法、半導体装置 |
KR100601976B1 (ko) * | 2004-12-08 | 2006-07-18 | 삼성전자주식회사 | 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법 |
WO2010025218A2 (en) * | 2008-08-28 | 2010-03-04 | The Regents Of The University Of California | Composite semiconductor substrates for thin-film device layer transfer |
-
2011
- 2011-06-23 FR FR1155573A patent/FR2977074A1/fr active Pending
-
2012
- 2012-05-17 TW TW101117611A patent/TW201301506A/zh unknown
- 2012-06-11 WO PCT/IB2012/001220 patent/WO2012176044A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
FR2977074A1 (fr) | 2012-12-28 |
WO2012176044A1 (en) | 2012-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4238087B2 (ja) | SiGeオンインシュレータ基板材料の製造方法 | |
US7390725B2 (en) | Strained silicon on insulator from film transfer and relaxation by hydrogen implantation | |
JP4452132B2 (ja) | シリコンの酸化による欠陥低減 | |
JP4446656B2 (ja) | Soi型基板の形成方法 | |
US6054363A (en) | Method of manufacturing semiconductor article | |
US5877070A (en) | Method for the transfer of thin layers of monocrystalline material to a desirable substrate | |
US7638410B2 (en) | Method of transferring strained semiconductor structure | |
TW201705382A (zh) | 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層 | |
US7615471B2 (en) | Method for producing a tensioned layer on a substrate, and a layer structure | |
US9343303B2 (en) | Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices | |
EP0843346B1 (en) | Method of manufacturing a semiconductor article | |
JP2004507084A (ja) | グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス | |
JP2008512868A (ja) | ウェハ接合技術を用いて欠陥のない高Ge含有量のSiGeオン・インシュレータ(SGOI)基板を製造する方法 | |
US7736996B2 (en) | Method for damage avoidance in transferring an ultra-thin layer of crystalline material with high crystalline quality | |
US7001826B2 (en) | Wafer with a relaxed useful layer and method of forming the wafer | |
KR20100039216A (ko) | 보강재가 적용된 변형된 물질층의 완화 | |
WO2010025218A2 (en) | Composite semiconductor substrates for thin-film device layer transfer | |
JP4856544B2 (ja) | 埋込多孔質シリコン層の酸化によるシリコン・ゲルマニウムオンインシュレータ構造の形成 | |
WO2012175561A1 (en) | Method for transferring a layer of semiconductor, and substrate comprising a confinement structure | |
TW201301371A (zh) | 半導體底材及其製造方法 | |
JP2006237235A (ja) | 半導体ウェーハの製造方法 | |
KR100576684B1 (ko) | 절연체 상의 변형 결정층 제조방법, 그 방법을 위한반도체 구조 및 그 방법으로 제조된 반도체 구조 | |
JP6111678B2 (ja) | GeOIウェーハの製造方法 | |
TW201301372A (zh) | 半導體底材及其製造方法 | |
TW201301506A (zh) | 製造含有多孔矽之半導體底材之方法 |