201246216 六、發明說明： 【發明所屬之技術領域】 本文所述之實施例大致上係關於一種包含一非揮發性半 導體記憶體之半導體儲存裝置。 相關申請案之交叉參考 本申請案係基於且主張2010年12月15曰申請之日本專利 申請案第2010-279505號之優先權，該案之全文以引用之 方式併入本文。 【先前技術】 在使用複數個半導體儲存晶片作為記憶體晶片之一半導 體儲存裝置中，即使採用一錯誤校正碼（ECC)來修復一記 憶體胞之故障，記憶體晶片仍無法完全無故障。因此，存 在故障因而可能造成半導體儲存裝置之故障之擔憂。 【實施方式】 般5之，根據一實施例，一種半導體儲存裝置包含： 一非揮發性半導體記憶體，·其包含可分別獨立操作之複數 個記憶體區域；複數個記憶體介面，其等對該複數個記憶 體區域中之資料來執行一存取且輸出資料傳送請求；以及 暫時儲存資料之-暫時記憶體緩衝器。一控制單元控制該 複數個記憶體介面使得資料被分散地寫入於該複數個記憶 體區域上。一傳送管理單元基於來自該複數個記憶體介面 之資料傳送請求之内容而管理該暫時記憶體緩衝器與該複 f個記憶體介面之間之—資料傳送順序。-錯誤校正處理 早凡使用正在該暫時記憶體緩衝器與該複數個記憶體介面 1609S4.doc 201246216 之間傳送之資料來執行待分散地寫入於該複數個記憶體區 域上之編碼處理程序相關資料，以及分散地寫人於該複數 個記憶體㈣上之解料理料相關H該傳送管理單 元判定關於資料傳送請求之f料是否為該錯誤校正處理程 序之-目#，並且造成該錯誤校正處理單元執行僅關於判 定為該錯誤校正處理程序之該目標之資料之該錯誤校正處 理程序》 下文將參考附圖詳細闡釋—半導體儲存裝置之示例性實 施例。本發明不限於下列實施例。 具有諸如- NAND快閃記憶體（下文簡稱為「nand記憶 體m非揮發性半導體記憶體之—固態硬碟（娜)作為 一電腦系統中使用之-記憶體系統正吸引公眾注意力。大 多數SSD包含-暫時記憶體緩衝器，且在該nand記憶體 t寫入來自一主機裝置之所需要資料時，ssd在暫時記憶 體緩衝器中暫時儲存從該主機裝置輸入之資料且接著在該 NAND記憶體中寫入從該暫時記憶體緩衝器讀取之資料。 同時，在諸如包含大量記憶體晶片之SSD之一系統中， 甚至田一 NAND S己憶體晶片之缺陷對一晶片而言不成問題 時，仍無法忽略系統之一缺陷率。為此原因，考慮用於修 復一晶片缺陷之通道間（交叉）錯誤校正。在通道間錯誤校 正中’基於分散記錄於複數個記憶體晶片中之資料而計算 一 ECC。在計算ECC之情況中，SSD使用暫時記憶體緩衝 器中儲存之碼源資料計算ECC。當計算完成後’在NAND 記憶體中寫入所計算之ECC及碼源資料。
S 160954.doc 201246216 為此原因’在第―循環内’考慮使用暫時記憶體緩衝器 中所健存之碼源資料計算Ecc，且接著在—第二循環中， 將ECC及碼源資料傳送至記憶體晶片 '然而，在此項技術 中’使用總共兩個循環而實行資料傳送及碼計算。亦即， 由於出於碼計算及寫人至記憶體晶片而實行對暫時記憶體 緩衝器之存取，暫時記憶體緩衝器之頻寬被減小， 送量降低。 此外田在通道間錯誤校正中使用諸如 S〇1_n(RS)碼之—循環碼時，編碼（其在下文可簡稱為 「編碼處理程序」）及解碼（其在下文可簡稱為「解碼處理 程序」）需要具有相同資料輸入順序。然而，資料輸入順 序無需匹配容許在最高速度下實行寫入至複數個NAN肋 從複數個NAND讀取之-順序。此外，當-直遵循資料輸 入順序時，系統效能可能會低於未實行通道間校正 況》 因此，在本發明中，實行下列控制： ⑷通相錯誤校正電路使用正在暫時記憶體緩衝器盘 财刚己憶體之間傳送之資料實行—通道間錯誤校正處理 程序（編碼/解碼）； ⑻判定通道間錯誤校正處理程序之需要，且當判定無 需通道間錯誤校正處理程序時，不實行通道間錯誤校正處 理程序； ⑷在需要遵循㈣輸人料之通道間錯誤校正處理程序 之情況中’無關於-NAND記憶體側請求而依該資料輸入 160954.doc 201246216 順序在暫時記憶體緩衝器與nand記憶體之間實行資料傳 送。 在下文中’將參考附圖詳細描述一半導體儲存裝置之示 例性實施例。本發明不限於下列實施例。 (第一實施例） 圖1係繪示根據一實施例之一半導體儲存裝置之組態的 —圖。此處’一 SSD 100係描述為半導體儲存裝置之一實 例，但本實施例之應用不限於SSD。舉例而言，本實施例 可應用於以非揮發性方式或儲存資料之一半導體記憶體或 諸如具有一控制器之一記憶體卡之一輔助儲存裝置。在圖 1中，一資料線由一實線標示，且一控制線由一虛線標 TJx ° 此外，在各實施例中，可藉由硬體、軟體，或其組合實 施功能區塊。因此，下文將從一功能觀點進行描述，使得 甚至可經由三個實施方案之任何者而變得顯而易見。是否 藉由硬ϋ或軟體實施功能取决於一具體實施例《強加於整 個系統之一設計約束條彳。在各具體實施你j + ¾悉此項技 術者可藉由各種方法實施此等功能，並且决定此一實施方 案亦包含於本發明之範_内。 SSD 10G係藉由_主機介面15()而連接至諸如—個人電腦 (PC)之主機裝置且用作該主機之一外部儲存裝置。該 SSD 100包含：主機介面150 ; NAND記憶體10(10_0至1〇_ 4)，其等係緒存從主機讀取之資料或待寫入於該主機裝置 中之資料之非揮發性半導體記憶體；—控制器Μ，其實行 160954.doc 201246216 關於在SSD 100與主機裝置之間之資料傳送控制之各種控 制’-暫時兄憶體緩衝器3G(該控制器2〇使用該暫時記憶 體緩衝器魏用於最初儲存用於資料傳送之傳送資料，並 且該暫時記憶體緩衝器3〇包含一揮發性記憶體諸如一動 態隨機存取記憶體（DRAM) ; NAND介面4〇(4㈣至4〇 4)， 該等NAND介面40控制NAND記憶體10_0至10_4與暫時記憶 體緩衝器30之間之資料傳送；一通道間Ε(χ電路5〇，其對 分散地儲存於複數個NAND記憶體1〇〇至1〇4中之資料實 行一通道間ECC處理程序（錯誤校正編碼/解碼广以及一管 理資訊儲存單元60,其儲存各種管理資訊，諸如為由主機 裝置指定之一邏輯位址之邏輯區塊定址（遍）之-對應關 係、NAND記憶體1()上之資料儲存位置，以及由該 NAND記憶體1G上之—通道間校正編碼處理程序產生之一 碼之一儲存位置。 從主機裝置傳送之資料在控制器職制下透過主機介面 150而首先儲存於暫時記憶體緩衝器3〇中。其後，透過 NAND介面40從暫時記憶體緩衝器3〇讀取資料且接著將其 寫入於NAND記憶體10中。從NAND記憶體10讀取之資料 透過NAND介面4G首先儲存於暫時記憶體緩衝器3()中。其 後，透過主機介面150從暫時記憶體緩衝器3〇讀取資料並 且將其傳送至主機裝置。 _記憶體10儲存由主機指定之使用者資料或者儲存 由管理資訊儲存單元6Gf理之管理資訊用於備份。na_ 。己隐體1G包含-se>憶體胞陣列，其中複數個記憶體胞係配 160954.doc • 8 · 201246216 置成矩陣形式，且該等記憶體胞之各者可使用一上頁面及 下頁面實行多值儲存。在本實施例中，為方便起見，假 定以一個記憶體晶片組態NAND記憶體ΐ〇·〇至1〇_4之各 者。各記憶體晶片經組態使得配置複數個實體區塊，實體 區塊為資料擦除單元》在NAND記憶體1〇中，以實體頁面 為單位實行寫入資料或讀取資料。實體區塊經組態有複數 個實體頁面。無關於邏輯位址（LBA)，資料或冗餘資訊（通 道間ECC碼）係基於NAND記憶體1〇_〇至1〇_4之實體儲存位 置而以升冪順序寫入於該等NAND記憶體1〇_〇至1〇_4中。 在本實施例中，NAND記憶體10之數量為5 ^ 一個通道 (chO至ch4之一者）被分配給NAND記憶體1〇_〇至10_4之各 者。該等通道之一者（ch4)係分配作為用於寫入由通道間 ECC電路50產生之冗餘資訊之一通道，且剩餘通道（ch〇至 ch3)係分配作為用於寫入自主機裝置請求寫入之資料之通 道。ECC係以通道ch〇至ch4之一組頁面加以組態。亦即， NANDs己憶體10-0至ι〇·3係用於資料儲存，且NAND記憶體 10-4係用於ECC儲存。假定組態ECC之通道chO至ch4之一 組實體區塊稱為一邏輯區塊^ NAND記憶體1〇-〇至1〇_4係 分別透過該等通道chO至ch4而連接至NAND介面40-0至40-4。NAND記憶體1〇-〇至1〇_4可獨立實行一並列操作。 主機介面150包含一通信介面，舉例而言，確認為一進 階技術附接（ΑΤΑ)標準且在控制器20之控制下控制sSD 1 〇〇 與主機裝置之間之通信。主機介面150接收從主機裝置傳 輸之一命令，且在請求寫入其邏輯位址（LBA)係由該命令 160954.doc -9- 201246216 指定之資料時將該命令（一寫入命令）傳輸至控制器2〇β此 時’當請求寫入之資料之大小等於或小於頁面大小時，將 該貢料傳輸至暫時記憶體緩衝器30。然而，當該資料之大 小大於頁面大小時，以頁面為單元劃分該資料，且所劃分 之資料（稱為「劃分資料」）被傳輸至暫時記憶體緩衝器 30，因為在本實施例中一邏輯位址與一實體位址之間之轉 譯係以頁面為單元來實行。 暫時記憶體緩衝器3〇係用作為用於資料傳送之一暫時記 憶體單元。亦即’暫時記憶體緩衝器3〇係用來暫時儲存在 其被寫入於NAND記憶體1〇中之前由主機裝置請求寫入之 資料’或用於讀取由主機裝置1〇請求從NAND記憶體1〇讀 取之資料，並且暫時儲存資料。暫時記憶體缓衝器3 〇經組 態具有諸如一 DRAM或一 SRAM之一揮發性記憶體。 NAND介面40-0至40-4控制NAND記憶體10-0至10_4與暫 時記憶體緩衝器3 0之間之資料傳送。圖2繪示NAND介面之 一示例性内部組態。為容許NAND介面40-0至40-4獨立操 作通道，為各通道提供一直接記憶體存取（DM A)控制器 (DMAC)41、一錯誤校正電路（ECC電路）43、一記憶體介面 44，以及一 NAND介面控制單元45 »在NAND介面控制單 元45控制下，DMA控制器41根據DMA系統來控制暫時記 憶體緩衝器30與ECC電路43之間之資料傳送。 ECC電路43根據NAND介面控制單元45之控制對從DMA 控制器41傳送之資料實行ECC處理程序（錯誤校正處理程 序）之一編碼處理程序、加入一編碼結果至該資料，並且 160954.doc -10- 201246216 輸出所得資料。此外，ECC電路43根據NAND介面控制單 元45之控制透過記憶體介面44而對從NAND記憶體10讀取 之資料實行ECC處理程序（使用ECC之錯誤校正處理程序） 之一解碼處理程序，且將錯誤校正資料輸出至DMA控制器 41。記憶體介面44輸出包含從ECC電路43輸出至NAND記 憶體10之ECC碼之資料，並且輸出包含從NAND記憶體10 輸入至ECC電路43之ECC碼之資料。 ECC電路43為例如具有對應於一頁面大小之一大小之各 資料產生一錯誤偵測碼（EDC)(例如，一循環冗餘檢查 (CRC)碼）及ECC(例如，一漢明（Hamming)碼），並且將所產 生之碼加入至寫入目標資料。透過記憶體介面44將包含 EDC及ECC碼之資料寫入於NAND記憶體10中。此外，當 從NAND記憶體10讀取資料時，ECC電路43使用ECC碼而 對從NAND記憶體10讀取之頁面大小之資料實行錯誤校 正，且接著使用EDC偵測是否發生錯誤校正。 當判定發生錯誤校正時，亦即，當已由超過ECC碼之校 正能力之一錯誤造成錯誤校正時，ECC電路43透過NAND 介面控制單元45通知控制器20發生錯誤校正。當從ECC電 路43接收錯誤校正通知時，控制器20再次從複數個NAND 記憶體10-0至10-4讀取資料，該資料包含對應於錯誤位置 之頁面大小之資料及冗餘資訊，且接著透過通道間ECC電 路50對所讀取之資料實行通道間ECC處理程序。由NAND 介面控制器40-0至40-4内側之ECC電路43實行之ECC處理 程序下文稱為頁面ECC以區別於通道間ECC處理程序。 NAND介面控制單元45將從控制器20之一主控制單元21 a 160954.doc 201246216 接收之一命令轉換成一 NAND介面命令並且根據所轉換之 命令控制:DMA控制器41、ECC電路43，以及記憶體介面 44。此外，NAND介面控制單元45管理連接至其自身之通 道之NAND記憶體10之一操作狀態（一操作狀態 '一待機狀 態’或類似狀態）。當從控制器20接收之一先前命令上之 一處理程序尚未完成時’ NAND介面控制單元45在完成該 先前命令上之處理程序之時間點時將對應於一當前命令之 一資料傳送請求輸出至控制器20之傳送順序管理單元23。 此處’從控制器20之主控制單元21通知之命令包含通道間 ECC開/關資訊電子旗標，該通道間ecc開/關資訊電子旗 標表示通道間ECC電路50是否需要回應於該命令而實行通 道間ECC處理程序。當該命令被輸出至控制器2〇之傳送順 序管理單元23時’ NAND介面控制單元45將通道間ECC開/ 關電子旗標加入至該命令且輸出所得資料。 NAND介面40-0至40-4之NAND介面控制單元45造成從一 通道對應之NAND記憶體1〇-〇至1〇_4讀取之頁面單元之資 料根據從控制器20之傳送順序管理單元23接收之一執行許 可而被傳送至暫時記憶體緩衝器3〇。 通道間ECC電路50使用正在傳送之資料來執行錯誤校正 編碼處理程序或錯誤校正解碼處理程序，同時存在對在暫 時記憶體緩衝器30與NAND介面40之間之資料傳送時正在 傳送之資料的窺探〃通道間ECC電路5〇通常在將資料從暫 時記憶體緩衝㈣傳送至NAND介面4G時或在從控制器Μ 之傳送順序管理單元23通知—執行請求時實行錯誤校正編 160954.doc •12· 201246216 碼處理程序。當未從控制器20之傳送順序管理單元23通知 執行請求時，通道間ECC電路50不實行錯誤校正編碼處理 程序。 圖3繪示錯誤校正編碼處理程序之一實例。在錯誤校正 編碼處理程序中，使用分散地儲存於可獨立操作之複數個 NAND記憶體丨㈣至1()_3中之資料（亦即分散地儲存於複數 個記憶體晶片中之資料）來產生Ecc。在圖3中通道間 ECC電路50例如根據具有相對於待寫入於通道—至―中 之頁面大小之各資料之相同位移之位置之位元組而計算 咖。從通道間ECC電路5G傳送計算結果至通道cM之 NAND介面4G·4作為冗餘資訊，且接著透過通道ch4之 NAND介面40_4而在具有與NAND記憶體丨〇·4相同之位移之 位置處寫入。亦即’在通道_至cM中，ECC經組態有在 頁面内側具有相同位移之位置之位元組。 在錯誤校正編碼之情況中，可自通道咖至如之各者選 擇一個實體區塊，一個頁面 j、擇自所選擇之實體區塊之 各者，且可從例如具有所選擇之頁面之相同位移之位置之 位70組（相同行）計算ECC。替杆铋A ..^ 朁代地，可自通道chO至Ch3之 各者選擇複數個實體區塊，— _ _ ^ 個頁面可選擇自所選擇之實 體區塊之各者，且可從例如具 jr m ^ , ，所選擇之頁面之相同位移 之位置之位兀組（相同行）計算Ecc。 另外，在通道間ECC電路50中，.3 ^ 士 介而中通*在將資料從NAND "面4〇傳送至暫時記憶體緩 傳送順„ 态30時，且在自控制器20之 得达順序管理早元23通知一 執仃凊求時，實行錯誤校正解 160954.doc 201246216 碼處理程序。當未自控制器2G之傳送順序管理單元Μ通知 執行請求時，不實行錯誤校正解碼處理程序。 ，圖4繪示錯誤校正解碼處理程序之—實例。圖彳係繪示恢 復具有由通道Ch3之NAND記憶體10_3中發生之故障造成之 缺陷之貝料之-態樣的一圖。在4所繪示之恢復態樣 中，使用同位檢查（parity)作為一編碼系統。明確言之，讀 取相關聯於與具有一無法校正之缺陷之資料相同之ECC且 寫入於除對應於具有無法校正之缺陷之資料及冗餘資訊 (此處’寫入於通道chO、chi及Ch2中之資料及寫入於通道 ch4中之冗餘資訊）之通道之外之通道中之nand記憶體中 的資料。接著’通道間ECC電路50使用在資料及冗餘資訊 中具有相同位移之位元組資料來恢復通道ch3之資料。順 便言之，當一 Reed-Solomon(RS)碼或一 Bose-Chaudhuri-Hocqenghem(BCH)碼用作一編碼系統時，使用包含在其中 一無法校正之缺陷已發生之通道之資料及一冗餘碼之全部 通道之資料來恢復發生錯誤之通道之資料。 在從NAND記憶體10讀取之情況下，可由通道間ECC電 路50實行編碼。舉例而言，假設資料A、B、C及D係寫入 於NAND記憶體1〇·〇至1〇-3中，且一碼E係儲存於NAND記 憶體10-4。在此狀態中，當由主機裝置將資料A更新為資 料A，時，必需使用由該主機裝置寫入之資料A'及NAND記 憶體10-1至10-3中存在之資料B、C及D再次計算碼E。在 此情況中，藉由在將資料從暫時記憶體緩衝器30傳送至 NAND介面時透過錯誤ECC電路50計算資料A1之一碼，且 160954.doc • 14· 201246216 接著在從NAND介面傳送從NAND記憶體10-1至10-3讀取之 資料B、C及D時透過通道間ECC電路50計算資料B、C及D 之碼，而計算一新碼E'。 在第一實施例中，通道間ECC電路50採用一錯誤校正編 碼系統，其令在解碼時資料需要依與編碼比如諸如RS碼或 BCH碼之循環碼時相同之順序輸入至ECC電路43。通道間 ECC電路50使用正在暫時記憶體緩衝器30與NAND介面40-0至40-4之間傳送之資料來實行編碼。為此原因，在編碼 時，控制器20於管理資訊儲存單元60中儲存待從暫時記憶 體緩衝器30傳送至NAND介面40-0至40-4之編碼目標資料 之一傳送順序，且在解碼時，該控制器20依所儲存之順序 將資料從NAND介面40-0至40-4傳送至暫時記憶體緩衝器 中30。 亦即，由於編碼目標資料之傳送順序變為通道間ECC電 路5 0之編碼順序，在循環碼之情況中，解碼時需要依編碼 順序實行解碼，且在編碼時依資料傳送順序實行解碼時之 資料傳送。此外，當需要管理編碼順序時，可預先決定編 碼時從暫時記憶體緩衝器30至NAND介面40-0至40-4之資 料傳送順序，且可依所決定之順序實行暫時記憶體緩衝器 30與NAND介面40-0至40-4之間之資料傳送。 另一方面，在編碼諸如基於由NAND介面40-0至40-3之 ECC電路43-0至43-3之頁面ECC處理程序之一錯誤校正結 果來偵測一錯誤位置（一錯誤通道）且基於採用偵測結果作 為由通道間ECC電路50所採用之錯誤校正編碼系統而實行 160954.doc 15 201246216 錯誤校正解碼之同位檢查（「互斥或」）時，在解碼時資料 無需依與編碼時相同之順序輸入至通道間ECC電路5〇。在 一第二實施例中將描述當通道間ECC電路50採用錯誤校正 碼時之一處理程序。 管理資訊儲存單元60係用來儲存包含資料碼管理資訊之 各種管理資訊，用於管理NAND記憶體1〇中所儲存之資料 (碼源資料）之一儲存位置、對應於該資料之一通道間 ECC(冗餘資訊）之一儲存位置，以及由主機裝置指定之一 邏輯位址（LBA)之一對應。管理資訊被備份記憶 體1〇。資料碼管理資訊可在下列程度上具有一任意組態： 邏輯位址（LBA)與在其處儲存碼之NAnd記憶體之儲存位 置之間之一對應關係；碼源資料與通道間ECC之間之一對 應關係；並且可定義NAND記憶體中碼源資料之儲存位置 及之通道間ECC之儲存位置。另外，當實行上述通道間 ECC處理程序時，該管理資訊儲存單元6〇亦儲存Ecc處理 程序順序管理資訊Eseq，用於管理暫時記憶體緩衝器3〇與 NAND介面40-0至40-4之間之資料傳送順序，亦即，通道 間ECC電路50之ECC處理順序。管理資訊儲存單元6〇係由 控制器20管理。 圖5係繪示用於管理資料碼管理資訊之一管理表之一實 例的一圖。該資料碼管理表包含一 LBA表及一邏輯實體轉 譯表。該LBA表之項目使用一邏輯位址（lba)作為一索引 且包含一通道號碼、指派給一頁面之一頁面號碼及指派給 儲存資料之邏輯區塊之一邏輯區塊號碼。 160954.doc •16· 201246216 邏輯區塊號碼指用於使碼源與通道間ECC(冗餘資訊）相 關聯之識別資訊。此處，通道號碼係由chO至ch4表示且表 示連接至包含儲存對應於LBA之資料之實體區塊之NAND 記憶體10之一通道。頁面號碼表示一頁面，其在由邏輯區 塊號碼及通道號碼指定之實體區塊中儲存對應於LBA之資 料。 邏輯實體轉譯表以一對應方式儲存邏輯區塊號碼及與該 邏輯區塊相關聯之通道之實體區塊。邏輯實體轉譯表使用 邏輯區塊號碼作為索引且儲存與該邏輯區塊相關聯之各通 道之實體區塊之位址（實體區塊位址在此組態中，儲存 於對應於一特定邏輯位址之LBA表之項目中之邏輯區塊號 碼用作一索引，且關於邏輯區塊之邏輯實體轉譯表之項目 由該索引指定。接著，從儲存於邏輯實體轉譯表之項目中 之實體區塊令指定連接至具有記錄在LBA表之項目中之通 道號碼之通道之NAND記憶體10之實體區塊。接著，由 LBA表之項目中包含之頁面號碼指定在其中寫入對應於邏 輯區塊之資料之一頁面。 如上所述’以一頁面基礎在通道chO至ch3之頁面之各者 中寫入由主機裝置請求寫入之資料，且在通道ch4中寫入 經加入以組態通道間ECC之冗餘資訊。因此，在暫存於邏 輯貫體轉譯表之各項目中之通道ch4之實體位址之一健存 區域中寫入冗餘資訊。 控制器20包含主控制單元21及一傳送順序管理單元23。 該主控制單元21為將儲存於NAND記憶體10中之—系統程
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系統程式的一
憶體緩衝器30、通道間ecC電路5〇、
元21藉由執行系統程式而實施各種管 元21藉由解譯透過主機介面150自主 且根據所解譯之命令控制諸如主機介 C衝器3〇、通道間ECC電路50及NAND 對應命令且控制暫時記 、NAND介面 40-0至 40-4以及類似者。 如上所述，在本實施例中，當由主機裝置請求寫入之資 料具有大於頁面大小之大小時，該資料以頁面為單位被劃 分成兩個或多個，且將頁面單位之劃分資料分散地寫入於 通道chO至ch3中。此外，當由主機裝置請求讀取之資料具 有大於頁面大小之大小時’該資料被劃分成兩個或多個， 且從NAND記憶體10讀取頁面單位之劃分資料且將其傳送 至暫時記憶體緩衝器30。頁面劃分之各種管理係由主控制 單元21實行。 此外，主控制單元21包含一通道間ECC處理程序判定單 元22，該通道間ECC處理程序判定單元22判定輸出至 NAND介面40-0至40_4之命令是否為ECC處理程序之執行 之一目標。如上所述’當一命令輸出至NAND介面4〇-〇至 40-4時，通道間ECC處理程序判定單元22加入表示是否需 160954.doc 201246216 要實行通道間ECC處理程序之通道間ECC開/關資訊電子旗 標。下文將描述其中通道間ECC處理程序判定單元22開啟 通道間ECC開/關資訊電子旗標之一情況之一實例。 (1) 當主機裝置請求讀取時未實行通道間ECC處理程序。 關閉電子旗標。 (2) 當主機裝置請求寫入時實行通道間ECC處理程序（編 碼）。開啟電子旗標。 (3) 在NAND記憶體10之資料組織時當實行從NAND記憶 體10至暫時記憶體緩衝器30之資料傳送時未實行通道間 ECC處理程序。關閉電子旗標。 (4) 在資料組織時當主機裝置請求讀取或當實行從NAND 記憶體10至暫時記憶體緩衝器30之資料傳送時，若判定難 以透過頁面ECC處理程序校正一錯誤，則再次從NAND記 憶體10讀取資料，且使用所讀取之資料實行通道間ECC處 理程序（解碼）。開啟電子旗標。 (5) 當需要將相同資料兩次或多次輸入至NAND記憶體10 以形成對應柃由主機裝置請求寫入之資料之一所希望之臨 限值分佈時，在關於兩次或多次之資料輸入之任一者之資 料傳送時實行通道間ECC處理程序（編碼），且在關於其餘 次之資料輸入之資料傳送時不實行通道間ECC處理程序。 開啟/關閉電子旗標。 接著，將結合NAND記憶體1 0之資料組織進行描述。 NAND記憶體10頻繁採用下列寫入系統。在此寫入系統 中，需要在寫入之前擦除一區塊。在NAND記憶體10中， 160954.doc -19- 201246216 以區塊為單位實行擦除，且以頁面為單位對所擦除之區塊 實行寫入。亦即，在NAND記憶體10中，可對在其上未在 擦除之區塊中實行寫入之頁面上循序實行寫入，且難以對 在其上已實行寫入之一頁面實行覆寫。 當再次指定由一資料寫入請求指定之邏輯位址（LBA)且 寫入由主機裝置靖求之新資料（資料更新）時，SSD 1〇〇在 於其上仍未在擦除區塊中實行寫入之一頁面上寫入新資 料。此時’使在其中已對應於邏輯位址實行先前寫入之一 頁面無效，且使在其中已寫入新資料之一頁面有效。此 外，在此時’ SSD 100寫入新資料及冗餘資訊，同時組態 上述通道間校正碼。 官理資訊儲存單元60包含一表，該表管理與邏輯區塊相 關聯之通道chO至ch4之實體區塊上之一有效頁面及一無效 頁面’但是未提供該表之詳細描述。 在NAND記憶體10中，當由於連續寫入而增加無效頁面 之數量時，寫入之容量減小。在其上可實行寫入之新擦除 之區塊之數量（亦即在擦除後仍未對其實行寫入之區塊（稱 為「自由區塊」）之數量）有所減小，且因.此難以在未保證 自由區塊之安全性時之時間點下實行寫入。 為防止此，SSD 100以適當時序實行NAND記憶體1〇之 資料組織（例如’壓縮卜在壓縮時，收#有效資料且重新 寫入於另區塊中。擦除僅包含無效資料之—區塊並且 產生新的自由區塊。在壓縮時，NAND記憶體10之資料 首先被讀以暫時記憶體緩衝器30且接著重新寫入至 160954.doc -20- 201246216 NAND記憶體ι〇之另一區塊中。 接著，將參考圖6描述需要多次資祖私 只竹帮j入之一寫入系 統。作為需要次倍資料輸入之寫入系統， ""'、 / τ汍舉例而言，存在 一系統’其令為防止一臨限值在寫入 ^ ^ ^ 々 鄰近記憶體胞的 情況下在一多值記憶體胞令變化，藉 稽由比一目標臨限值更 粗略地實行寫入而對一鄰近記憶體胞 貝订冩入，且其後等 同於該目標臨限值實行寫入（在下文巾， 八丁 此寫入系統稱為 模糊/精確寫人系統卜此寫細揭以例如美國專 利申請案第12/504,966號中。 U)首先’將對應於具有 ，、叫〜W 只 ϋ 之-總數之資料輸入至NAND記憶體1〇，且將該資_ (粗略）寫入於一字線0(WL0)之一下頁面及—上頁面中。 ⑺接著，將對餘具有-下頁面及—上頁面之兩頁茂 之一總數之資料輸入至NAND記憶體1〇，且將該資料模糊 寫入（粗略）至一字線1〇¥1^1)之一下頁面及一上頁面中。 (3)接著，輸入與對應於（1)中輸入之兩頁面之一總數之 資料相同之資料，且將該資料精確寫入於字線〇(WL〇)之一 下頁面及一上頁面中。 (4) 接著’將對應於具有一下頁面及一上頁面之兩頁面 之一總數之資料輸入至NAND記憶體1〇，且將該資料模糊 (粗略）寫入至一字線2(WL2)之一下頁面及一上頁面中。 (5) 接著’輸入與對應於（2)中輸入之兩頁面之一總數之 資料相同之資料，且將該資料精確寫入於字線1(WL1)之一 下頁面及一上頁面中。其後，剩餘者與以上相同。 160954.doc •21 · 201246216 π州/稱磲冩 工尸/f您 ......W >7;·对相同 頁面兩次實行一寫入處理起皮 爽理程序，故需兩次將資料輸入至 同頁面。輸入資料之次數不限於兩次，且各頁面上之 入順序不限於此〇 傳送順序管理單元23利用來自_〇介面4〇〇至4〇4之 通道間咖開/關資訊電子旗標來決定複數個資料傳送請求 之一執行順序，並且根據所法— 葆所决疋之執行順序而依一順序對 N娜介面㈣至4(M輸出_執行許可。下文將描述決定 執仃順序之-方法之-實例。在下列決定方法中，控制器 之主控制單元21管理_編碼請求及—解碼請求，使其等 不會在從 NAND 介面 40-0 $ 4(1 zi、a *· 〇至4(M通知之資料傳送請求中混 合0 ⑷當從NAND介面御至4〇韻知之資料傳送請求之全 部為通道間ECC處理程序之目標時（電子旗標=開），資料傳 送請求之執行順序係取決於一編碼/解碼順序來決定，而 無關於從NAND介面40_0至4〇_4通知（輸入）之資料傳送請求 之通知順序。 ⑻假定在從NAND介面4㈣至4(Μ通知之資料傳 中現合為通道間ECC處理程序目標（電子旗標=開）之一資料 傳送請求以及非為通道間ECC處理程序目標（電子旗標=關） 之-資料傳送請求。在此情況中，當從Ν_介面㈣至 40-4通知之資料傳送請求非為通道間ecc處理程序之目標 立即進行執行。然而，當資料傳送請求為通道間EM 處理程序之目標時，判定執行順序是否匹配編碼/解碼順 i60954.d〇c •22- 201246216 序。當執行順序匹配編碼/解碼順序時，立即進行執一 然而，當執行順序不匹配編碼/解碼順序時處 ： 續判定來自下個NAND介面之資料傳送請求。 ⑷當從NAND介面.〇至4〇_4通知之資料傳送請求之全 部非為通道間ECC處理程序之目標時（電子旗標，），在^ 定判定傳送順序之NAND介面時執行資料傳送。 接著’將參考圖7所繪示之-流程圖描述由傳送順序管 理單元23實行之-處理程序4此情況巾，傳送順序管二 單元23決定哪個NAND介面4〇判定是否以一循環方式實行 資料傳送。在此情況中，假定一循環順序為NAND介面 0—NAND 介® 40-1—NAND 介面 40_2—NAND 介面 4〇_ 3—>NAND介面 40-0—♦...。 首先，傳送順序管理單元23判定是否存在來自通道此〇 之NAND介面40-0之一資料傳送請求（步驟sl〇〇及步驟 S110)。當不存在資料傳送請求時，處理程序繼續至步驟 S190。當存在育料傳送請求時，讀取該資料傳送請求之内 容（步驟S120)’且基於在讀取之内容中加入至資料傳送請 求之通道間ECC開/關資訊電子旗標來判定該資料傳送請求 是否為通道間ECC處理程序之目標（步驟sl3〇)。 當在步驟S 130中判定資料傳送請求非為通道間ecc處理 程序之目標時，傳送順序管理單元23指示通道間ECC電路 50不實行通道間ECC處理程序（步驟sl5〇)，且通知NAND 介面40-0用於資料傳送之一執行許可（步驟sl70)。因此， NAND介面40-0執行該NAND介面40-0與暫時記憶體緩衝器 g 160954.doc -23- 201246216 30之間之資料傳送而不實行通道間ECC處理程序（步驟 S1 80)。在資料傳送結束之後，傳送順序管理單元23判定 是否存在來自以循環方式決定之下個NAND介面40-1之一 資料傳送請求（步驟S190)。 同時，當在步驟S130中判定當前資料傳送請求為通道間 ECC處理程序之目標時，傳送順序管理單元23基於步驟 S120中讀取之資料傳送請求之内容而判定由資料傳送請求 實行之通道間ECC處理程序是否為造成稍後實行通道間 ECC處理程序之資料。亦即，當回應於資料傳送請求而立 即實行附帶通道間ECC處理程序之資料傳送時，傳送順序 管理單元23判定是否使用儲存於管理資訊儲存單元60中之 ECC處理程序順序管理資訊來校正ECC處理程序順序（步驟 S140)。當判定當前資料傳送請求遵循ECC處理程序順序 時，傳送順序管理單元23輸出包含表示編碼或解碼之識別 資訊之一通道間ECC處理程序執行指令至通道間ECC電路 5 0(步驟S160)。此外，傳送順序管理單元23通知NAND介 面40-0資料傳送執行許可（步驟S170)。因此，NAND介面 40-0執行介於NAND介面40-0與暫時記憶體緩衝器30之間 之資料傳送，同時實行通道間ECC處理程序（步驟S 180)。 然而，當在步驟S 140中判定當前資料傳送請求未遵循 ECC處理程序順序時，傳送順序管理單元23跳過來自 NAND介面40-0之當前資料傳送請求且判定是否存在來自 以循環方式決定之下個NAND介面40-1之一資料傳送請求 (步驟 S190)。 160954.doc •24- 201246216 傳送順序管理單元23判定是否存在來自下個NAND介面 40-1之一資料傳送請求（步驟S190)。當存在來自NAND介 面40-1之一資料傳送請求時，藉由以前述方式執行步驟 S1 20至步驟S1 80之處理程序而處理來自NAND介面40-1之 資料傳送請求。然而，當不存在來自NAND介面40-1之資 料傳送請求時，判定是否不存在來自所有NAND介面之請 求（步驟S200)。當存在來自其他NAND介面之請求時，對 來自NAND介面40-2及40-3之資料傳送請求執行前述處理 程序。當對來自NAND IF 40-3之資料傳送請求之處理程序 完成時，再次對NAND介面40-0執行前述處理程序。以此 方式，當不存在來自所有NAND介面40之資料傳送請求 時，傳送順序管理單元23完成該處理程序。 主控制單元21基於來自傳送順序管理單元23之報告而管 理是否完成组態一個通道間ECC之全部資料之傳送，並且 在當組態一個通道間ECC之全部資料之傳送完成時之一時 間點下通知通道間ECC電路50包含一傳送方向之冗餘資訊 (一編碼結果/一解碼結果）之傳送請求。傳送方向指識別該 傳送是否係從通道間ECC電路50至暫時緩衝器30之傳送或 者從通道間ECC電路50至NAND介面40之傳送的資訊。接 收通知之通道間ECC電路50根據指定傳送方向將通道間 ECC處理程序結果傳送至NAND介面40-4或暫時記憶體緩 衝器30。 舉例而言，在從主機裝置請求之寫入請求之情況中，在 組態一個通道間ECC之全部資料之傳送（暫時記憶體緩衝器 160954.doc -25- 201246216 30—NAND介面40-0至40-3)完成後，從通道間ECC電路50 傳送編碼結果至NAND介面40-4。接著，NAND介面40-4在 由來自主控制單元21之一命令指定之NAND記憶體10-4上 之一儲存位置寫入從通道間ECC電路50傳送之編碼結果。 接著，將參考圖8描述一具體實例。舉例而言，如圖8所 繪示，假定從NAND介面40-0接收未附帶通道間ECC處理 程序之兩個讀取請求（讀取#1及讀取#2)，從NAND介面々Ο-ΐ接 收附帶 通道間 ECC處理程序之一個讀 取請求 ，從NAND 介面40-2接收附帶通道間ECC處理程序之一個讀取請求， 且從NAND介面40-3接收附帶通道間ECC處理程序之一個 讀取請求。在此情況中，假定需依如圖8所繪示之NAND介 面40-2、NAND介面40-1及NAND介面40-3之一所述順序實 行通道間ECC處理程序。 最初，判定NAND介面40-0之資料傳送請求（讀取#1)。 由於資料傳送請求未附帶通道間ECC處理程序，故立即執 行NAND介面40_0之資料傳送請求（讀取#1)。接著，判定 NAND介面40-1之資料傳送請求（解碼讀取）。資料傳送請 求未遵循解碼順序且因此被跳過。接著，判定NAND介面 40-2之資料傳送請求（解碼讀取）。由於資料傳送請求遵循 解碼順序，故立即執行NAND介面40-2之資料傳送請求。 接著，判定NAND介面40-3之資料傳送請求（解碼讀取）。 資料傳送請求未遵循解碼順序且因此被跳過。 接著，判定NAND介面40-0之資料傳送請求（讀取#2)。 由於資料傳送請求未附帶通道間ECC處理程序，立即執行 160954.doc -26- 201246216 NAND介面40-0之資料傳送（讀取#2)。接著，判定NAND介 面40-1之資料傳送請求（解碼讀取）。由於資料傳送請求遵 循解碼順序，故立即執行NAND介面40-1之資料傳送請 求。接著，判定NAND介面40-1之資料傳送請求。由於不 存在資料傳送請求，故跳過下個。接著，判定NAND介面 40-3之資料傳送請求（解碼讀取）。由於資料傳送請求遵循 解碼順序，故立即執行NAND介面40-3之資料傳送請求。 接著，將參考圖9所繪示之一流程圖描述難以校正由主 控制單元21實行之頁面ECC中之一錯誤時之一操作處理程 序。當從NAND介面40-0至40-3之任一者之ECC電路43接 收表示難以校正一錯誤（發生上述錯誤校正）之一報告時（步 驟S3 00中之「是」），主控制電路21指定對應於從其中偵 測一錯誤之資料之一通道間ECC以及基於儲存於管理資訊 儲存單元60中之圖5之資料碼管理資訊而用來產生碼之碼 源資料二者（步驟S310)。 此外，主控制電路21基於儲存於管理資訊儲存單元60中 之ECC處理程序順序管理資訊Eseq而決定用於讀出所指定 碼源資料及所指定通道間ECC之一順序，且使傳送順序管 理單元23知悉判定結果（步驟S320)。主控制單元21通知 NAND介面40用於讀取所指定碼源資料及所指定通道間錯 誤校正碼之一讀取請求命令（步驟S3 30)。 因此，在傳送（NAND介面40-0至40-3 —暫時記憶體緩衝 器30)組態所指定通道間ECC之全部碼源資料完成後，實行 從NAND介面40-4至通道間ECC電路50之資料傳送，且接 5 160954.doc •27· 201246216 著將解碼結果從通道間ECC電路50傳送至暫時記憶體緩衝 器30。 如上所述，根據第一實施例，使用正在暫時記憶體緩衝 器30與NAND介面40之間傳送之資料來執行通道間ECC處 理程序，且判定該通道間ECC處理程序是否為必需。當該 通道間ECC處理程序非必需時，跳過該通道間ECC處理程 序，且無關於NAND介面40側之請求而根據通道間ECC處 理程序順序進一步執行暫時記憶體緩衝器30與NAND介面 40之間之資料傳送。因此，可改良輸送量及系統效能而不 會減小暫時記憶體缓衝器之頻寬。 在以上實施例中，傳送順序管理單元23具有以一循環方 式決定之一順序來判定來自NAND介面40之資料傳送請求 的一功能。然而，該傳送順序管理單元23可具有依從 NAND介面40輸入資料傳送請求之一順序判定來自NAND 介面40之資料傳送請求之内容的一功能。基於判定結果， 給予NAND介面40資料傳送之執行許可，且由通道間ECC 電路50控制ECC處理程序。 此外，基於來自NAND介面40之資料傳送請求之内容， 傳送順序管理單元23可判定是否由該資料傳送請求執行 ECC處理程序且是否執行編碼或解碼。接著，當判定將執 行ECC處理程序且將執行編碼時，藉由由通道間ECC電路 50執行通道間ECC處理程序而立即執行資料傳送，且記錄 經編碼資料之一順序作為ECC處理程序順序管理資料 Eseq。此外，當判定將執行ECC處理程序且將執行解碼 160954.doc -28- 201246216 時，判定〇正基於編糾記錄之咖處理㈣順序管理 資料而遵循解碼順序。#正遵循解碼順序時，藉由由通道 間ECCg路5G執灯通道間Ecc處理程序而立即執行資料傳 送。然而，當未遵循解碼順序時，跳過資料傳送且判定 來自另一NAND介面40之資料傳送請求。 (第二實施例） 在一第二實施例中’不限制―編碼/解碼順序比如-同 一（互斥或」）之一系统係用作由通道間ECC電路 50採用之錯誤校正編碼系統。當採用同位檢查時，由 NAND介面4〇-〇至40·3之ECC電路43-0至43_3之各者美於 面虹處理程序之㈣校正結果而_—錯誤位置（二錯誤 通道），並且基於偵測結果而實行錯誤校正解碼。亦即， 如圖4所繪示，使用排除在其中難以校 之其他通道之碼及資料來實行解碼。 正一錯誤之一通道 圖10係緣示根據第二實施例之傳送順序f理單元23之一 操作處理程序之-流程圖。圖10中所繪示之流程圖不包含 圖7所繪示之操作處理程序中之步驟Si4〇。 首先，傳送順序管理單元23判定是否存在來自通道ch〇 之NAND介面4。·。之一資料傳送請求（步驟遞及步驟 su〇)。當不存在資料傳送請求時，處理程序繼續至步驟 S·。當存在資料傳送請料’讀取該資料傳送請求之内 容（步驟⑽），且基於在讀取之該内容中加人至資料傳送 請求之通道㈣(:詞資訊電子旗標（步驟⑽）來判定該 資料傳送是否為通道間ECC處理程序之目梗。 160954.doc -29· 201246216 當判定資料傳送請求非為通道間ECC處理程序之目標 時，傳送順序管理單元23指示通道間ECC電路50不執行通 道間ECC處理程序（步驟S150)且通知NAND介面40-0用於資 料傳送之執行許可（步驟S170)。因此，NAND介面40-0實 行NAND介面40-0與暫時記憶體緩衝器30之間之資料傳送 而不實行通道間ECC處理程序（步驟S180)。在完成資料傳 送後’傳送順序管理單元23判定是否存在來自以循環方式 決定之下個NAND介面40-1之下一資料傳送請求（步驟 S190)。 同時’當在步驟S 130中判定當前資料傳送請求為通道間 ECC處理程序之目標時，傳送順序管理單元23輸出包含表 示編碼或解碼之識別資料的一通道間ECC處理程序執行指 令至通道間ECC電路50(步驟S160),並且通知NAND介面 40-0資料傳送之執行許可（步驟S170)。因此，NAND介面 40-0實行介於NAND介面40-0與暫時記憶體緩衝器30之間 之資料傳送，同時實行通道間ECC處理程序（步驟S180)。 傳送順序管理單元23判定是否存在來自下個NAND介面 40-1之一資料傳送請求（步驟S190)。當存在來自NAND介 面40-1之資料傳送請求時’藉由以前述方式執行步驟si 20 至步驟S180之處理程序而處理來自NAND介面40-1之資料 傳送請求。當不存在來自NAND介面40-1之資料傳送請求 時’該傳送順序管理單元23判定是否存在來自所有NAND 介面之請求（步驟S200)〇當存在來自其它NAND介面之請 求時，對來自NAND介面40-2及NAND介面40-3之資料傳送 160954.doc • 30· 201246216 凊求執行前述處理程序。當對來自]^八1<11：)介面4〇_3之資料 傳送請求之處理程序完成時，再次介面4〇_〇執行 刖述處理程序。以此方式，當不存在來自NAND介面4〇之 任何者之資料傳送請求時，傳送順序管理單元23完成處理 程序。 如上所述，根據第二實施例，使用正在暫時記憶體緩衝 器30與NAND介面40之間傳送之資料來執行通道間ECC處 理程序，且判定通道間ECC處理程序是否必需。當通道間 ECC處理程序非必需時’跳過通道間gee處理程序。因 此，可改良输送量及系統效能而不減小暫時記憶體緩衝器 之頻寬。 (第三實施例） 圖11係在其上安裝SSD 100之一 pc 1200之一實例的一透 視圖。該PC 1200包含一主體12〇1及一顯示單元丨2〇2。該 顯不單元1202包含一顯示外殼1203及容納於該顯示外殼 1203中之一顯示裝置12〇4。 主體1201包含一底座12〇5、一鍵盤1206，以及一觸控墊 ^07(作為一指標裝置）^該底座12〇5在其中包含一主電路 板、一ODD(光碟裝置）單元、一卡插槽、SSD 1〇〇及類似 裝置。 提供卡插槽以便鄰近底座1205之周邊壁。周邊壁具有面 對卡插槽之一開口 12 〇 8。一使用者可透過此開口 12 〇 8將一 額外裝置從底座1205的外部插入至該卡插槽中。 可以安裝在PC 1200上之狀態使用SSD 100以代替一習知 160954.doc 5·. -31 - 201246216 HDD’或者可以被插入至在PC 1200中提供之卡插槽之狀 態來使用SSD 1〇〇作為一額外裝置。
圖12繪示在其上安裝SSD之PC之一系統組態實例。PC 1200包含一 CPU 1301、一北橋 1302、一主記憶體 1303、一 視訊控制器1304、一音訊控制器l305、一南橋l309、一 BIOS-ROM 1310、SSD 100、一 ODD單元 1311、一 嵌入式 控制器/鍵盤控制器IC(EC/KBC)1312、一網路控制器 1313，以及類似者。 CPU 1301為提供用於控制pc 1200之一操作之一處理 器，且執行從SSD 1〇〇載入至主記憶體1303上之一作業系 統（OS)。此外，當0DD單元1311能夠執行對一安裝光碟上 之讀取處理及寫入處理之至少一者時，CPU 1301執行處 理。 此外’ CPU 1301執行儲存於BIOS-ROM 1301中之一系統 BIOS(基本輸入輸出系統）。該系統Bi〇S為用於控制pc 1200中之一硬體之一程式。 北橋13 02為將CPU 1301之一本端匯流排連接至南橋1309 之一橋裝置。該北橋1302具有用於控制對主記憶體丨3〇3之 一存取之一記憶體控制器。 此外，北橋1302具有透過一 AGP(加速圖形埠）匯流排或 類似者執行與視訊控制窃1304之·—通信以及與音訊控制号 13 05之一通信之一功能。 主s己憶體1303在其中暫時儲存一程式及資料，且用作 CPU 1301之一工作區域。該主記憶體13〇3例如由一 dram 160954.doc •32- 201246216 組成。 視訊控制器1304為用於控制用作PC 1200之一顯示監視 器之顯示單元1202之一視訊重現控制器。 音訊控制器1305為用於控制PC 1200之一揚聲器13〇6之 一音訊重現控制器。 南橋1309控制一 LPC(低接針數）匯流排1314上之各裝置 以及一 PCI(周邊組件互連）匯流排13 15上之各裝置。此 外’南橋1309控制為透過ΑΤΑ介面健存各種類型之軟體及 資料之一記憶體裝置之SSD 100 » PC 1200以區段單位存取SSD 100 »透過ΑΤΑ介面將一寫 入命令、一讀取命令、一快取刷新命令，以及類似者輸入 至 SSD 100 〇 南橋13〇9具有控制存取至則〇8-11〇1^1310及〇〇0單元 1 3 11之功能。 EC/KBC 13 12為一單晶片微電腦，其中整合有用於電力 管理之一嵌入式控制器及用於控制鍵盤（ΚΒ) 1206及觸控墊 1207之一鍵盤控制器。 此EC/KBC 1312具有由一使用者基於一電力按鈕之一操 作來開啟/關閉PC丨200之一功能。網路控制器1313例如為 執行與諸如網際網路之一外部網路通信之一通信裝置。 [修飾例] 雖然已描述特定實施例’但是此等實施例僅以實例之方 式呈現’且無意限制本發明之範脅。實際上，本文所述之 新賴實施例可以多種其他形式體現；此外，本文所述之實 J形式之各種省略、4換及變更可在不脫離本發明之精 钟下進行。隨料請專㈣其等效物意欲涵蓋將包含 160954.doc -33· 201246216 在本發明之範及精神内之此類形式或修飾β 在上述實施例令’隨著由ECC電路43實行頁面ECC，以 頁面早位將ECC碟加入至資料。然而，可以其中單元係小 於一頁面之單元（例如512位元組區段之單元）加入ecc碼。 在此組態中’當難以以小於頁面之單元校正資料之一錯誤 時，可辨認在該資料中發生一錯誤，且可使用以複數個通 道組態之通道間ECC處理程序恢復該資料。此外，在由 ECC電路43實行之ECC處理程序中，可以大於頁面但是小 於區塊之單元加入ECC碼。 在上述實施例中，一位元組係用作其中經組態有複數個 通道之通道間ECC之一單元，但是本發明不限於此。大於 或小於一位元組之大小可用作該單元。 在上述實施例中，在通道間Ecc處理程序中，寫入資料 之通道之數1為4，寫入資料之冗餘資訊之通道之數量為 1，且組態錯誤校正碼之通道之數量為5。然而，本發明不 限於此。用於寫入通道間ECC處理程序之冗餘資訊之一通 道系固定至通道ch4，但是本發明不限於此。對於組態 ECC之各單元，該等通道可變化。 在上述實施例中，通道記憶體晶圓為一對一對 應關係，但是本發明不限於此。一個通道可與複數個 NAND δ己憶體晶片相關聯。亦即，複數個NAND記憶體晶 片可分配給一個通道。 .在上述實施例中，當將-通道分配至寫人目標資料時， 右其中在刀配通道ch〇至ch3之至少一者之後無寫入目標資 160954.doc -34· 201246216 料達—預定時段或更多之一狀態，在通道ch〇至Ch3中未分 配寫入目標資料之一通道之一對應頁面中寫入虛設資料 (例如，全部位元為「〇」之資料），且使用在通道ch4之一 對應頁面中寫入使用通道cho至ch3之對應頁面之各者之資 料計算的冗餘資訊。根據此組態，可避免不對在其上已在 通道chO至ch3之對應頁面中完成寫入之一通道之資料上組 悲ECC之可能性，使得當資料中發生一錯誤時難以恢復該 資料。 【圖式簡單說明】 圖1係緣示作為一半導體儲存裝置之一 SSD之一内部組 態實例的一圖。 圖2係繪示一 NAND介面之一内部組態實例的一圖。 圖3係用於闡釋一通道間ECC處理程序之一編碼處理程 序的一圖。 圖4係用闡釋通道間ECC處理程序之一解碼處理程序的 一圖。 圖5係繪示一管理表之一組態實例的一圖。 圖6係繪示模糊/精確寫入之一態樣的一圖。 圖7係繪示根據一第一實施例之一操作處理程序的—流 程圖。 圖8係繪示資料傳送控制的一圖。 圖9係繪示通道間Ecc處理程序之解碼處理程序的—流 程圖。 圖10係繪示根據一第二實施例之一操作處理程序的—流 160954.doc •35· 201246216 程圖。 圖11係繪示一個人電腦之外觀的一透視圖。 圖12係繪示個人電腦之一功能組態的一圖。 【主要元件符號說明】 10 非揮發性半導體/NAND記憶體 20 控制器 21 主控制單元 22 通道間錯誤校正碼（ECC)處理程序判定單元 23 傳送順序管理單元 30 暫時記憶體緩衝器 40 N AND介面 41 直接記憶體存取控制器 43 錯誤校正電路/ECC電路 44 記憶體介面 45 NAND介面控制單元 50 通道間ECC電路 60 管理資訊儲存單元 100 固態硬碟/SSD 150 主機介面 1200 個人電腦 1201 主體 1202 顯示單元 1203 顯示外殼 1204 顯示裝置 160954.doc -36- 201246216 1205 底座 1206 鍵盤 1207 觸控墊 1208 開口 1301 中央處理器/CPU 1302 北橋 1303 主記憶體 1304 視訊控制器 1305 音訊控制器 1306 揚聲器 1309 南橋 1310 BIOS-ROM 1311 光碟裝置 1312 嵌入式控制器/鍵盤控制器 1313 網路控制器 1314 低接針數匯流排 1315 周邊組件互連匯流排 chO 通道 chi 通道 ch2 通道 ch3 通道 ch4 通道 WL 1字線1 WL 2字線2 WLO 字線0 160954.doc -37·