201142868 六、發明說明： c發明所屬技術領域3 發明領域 本發明有關於包括一串列介面及多個記憶體分區且以 一同步方式運作的記憶體裝置。 H «ΐΓ 相關技術 傳統的記憶體使用多個記憶體分區來限制位元線及資 料/位址匯流排之長度。限制位元線及資料/位址匯流排之長 度可增大記憶體之運作頻率。 習知的多分區SRAM裝置通常具有以與—個別記憶體 分區之隨機存取頻寬相匹配來定尺寸的一外部裝置位址/ 資料匯流排。在此類多分區SrAM裝置中，每次僅該等記憶 體分區中的一者可能在工作。 習知的多分區DRAM裝置，諸如低潛時DRAM (RLDRAM) ’通常其外部裝置位址/資料匯流排頻寬為一個 別記憶體分區之隨機存取頻寬的倍數。在此類RLDRAM裝 置中，该等記憶體分區以一循環方式被存取，使得每次多 個記憶體分區可能在工作。 透過架構及工藝創新，記憶體頻寬在過去迅速增大。 然而，封裝體技術，且更具體來說，輸入/輸出（1/〇)頻寬， 並沒有増大得如此迅速。最終，外部位址/資料匯流排之頻 寬(BE)將限制多分區記憶體裝置之頻寬。也就是說，一多 分區記憶體裝置必須被設計成使得記憶體分區之數目乘以 3 201142868 各該記憶體分區之頻寬不超過外部位址/資料匯流排之頻 寬。 頒發給Norman之美國專利7,522,468涉及包括多數個 存儲平面及一串列記憶體介面的一記憶體系統。然而，此 記憶體系統為一異步系統，在串列記憶體介面與存儲平面 之間需要仲裁器、開關及一交握機制，這並不是所期望的。 從而，此系統之存取潛時是非確定性的。 因此，期望有頻寬不受外部位址/資料匯流排之頻寬限 制的一多分區記憶體系統。進一步期望此多分區記憶體系 統響應於一系統時鐘信號而以一同步方式來運作，使得存 取潛時是確定的。 L發明内容:J 發明概要 因此，本發明提供包括一串列介面並以一同步方式來 運作的一多分區記憶體裝置，其具有一已知的固定存取潛 時。指令及輸入資料以高頻(例如10G)透過多數個串列鏈結 被提供給該記憶體裝置。接收到的指令及輸入資料透過該 記憶體裝置而被解串列，且被提供給一記憶體控制器。該 記憶體控制器響應於該等接收到的指令來啟動對一記憶體 核心的存取。該記憶體核心包括多數個記憶體分區，該等 記憶體分區以一循環重疊方式被存取。用另一種方式說 明，在已分配時槽期間，該等記憶體分區被連續存取，該 等時槽係參照一系統時鐘信號。以此方式存取該等記憶體 分區允許各該記憶體分區相比於串列鏈結以較慢頻率來運 201142868 作，同時允許該等記憶體分區正確地聽令於該等接收到的 指令。對多分區記憶體裝置的存取是響應於一系統時鐘信 號以一同步方式來執行的。該多分區記憶體系統之存取潛 時可由該系統時鐘信號之週期數目來指定。 有利的是，對本發明之多分區記憶體系統的存取不需要仲 裁。 鑒於以下描述及圖式，本發明將獲更全面的理解。 圖式簡單說明 第1圖為依據本發明之一實施例的包括一存取裝置及 一多分區記憶體系統的一系統之一方塊圖。 第2A圖為一方塊圖，其更加詳細地繪示依據本發明之 一實施例的第1圖之多分區記憶體系統。 第2B圖為一波形圖，其繪示依據本發明之一實施例的 第2A圖之多分區記憶體系統被存取的方式。 第3圖為一方塊圖，其繪示依據本發明之一變化型式的 存取邏輯元件及一記憶體核心，它們可取代存取第2A圖之 存取邏輯元件及記憶體核心。 第4圖為一方塊圖，其繪示依據本發明之一實施例的一 訊框儲存應用。 第5圖為一方塊圖，其繪示依據本發明之另一實施例的 一控制儲存應用。 第6圖為一方塊圖，其繪示依據本發明之另一實施例的 一增量立即數應用。 第7A圖為一習知的記憶體系統之一方塊圖，且繪示一 201142868 存取處理器與-記憶體裝置間的-習知的讀取-修改寫入 操作之實施。 第7B圖為一方塊圖，其繪示依據本發明之一實施例的 由第6圖之增量立即數應用所實施之_讀取修改_寫入操 作。 【實施冷式】 詳細說明 第1圖為依據本發明之-實施例的-系統100之-方塊 圖。系統1GG包括"'存取裂置101及-記憶體裝置102。存取 裝置ιοί可以疋’例如包括啟動對記憶體裝置之存取的 處理器(圖未不)的系統單晶片(SOC)。存取裝置1〇1藉由 多數個串列鏈結而輕合至記憶體裝置1()2。在所述範例中， 八個串列鏈結FS[7:G]用以將纟自存取裝置1()1的訊框儲存 (寫入Γ貝料傳送至讀體裝置102,且/\個φ列鏈結CA[7:〇] 用以將來自存取裝置1()1的命令/餘信號傳送至記憶體裝 置1〇2。十六個串列鏈親。⑽]及％⑽]用以將來自記憶 體裝置1_赌麵(讀取）賴傳送至存取裝置⑻。在所 述實施例中，各該串列鏈結實施差分信號方式，且以軒 兆位元/秒（10G)的速率來傳送資訊。 儘管本發明結合以一特定傳送速率來運作的特定數目 的串列鏈結來被加以描述，但應理解的是其他數目的串列 鏈結及其他傳送速率也可用在其他實施例中。此外，儘管 本文所述齡则第―㈣顺結聯啦傳送寫入資料 及使用第二組串列敏卿]來傳送命令他址信號，作康 201142868 理解的是共用的一組串列鏈結可用以以一時間多工方式來 傳送寫入資料及命令/位址信號❶例如，與一異動相關聯之 控制/位址信號可在第一時段期間透過十六個串列鏈結 (FS[7:0]及CA[7:0])而被傳送，而對應的寫入資料（若有的話) 可在第二時段期間透過這些相同的十六個串列鏈結而被傳 送。 在存取裝置101内，訊框器及串列器區塊ln將平行寫 入賀料轉換成串列寫入資料，串列寫入資料透過串列鏈結 FS[7:0]被傳送至記憶體裝置丨02。同樣地，訊框器及串列器 區塊112將平行位址/控制資訊轉換成串列資料，串列資料 透過串列鏈結CA[7:0]被傳送至記憶體裝置1〇2。在記憶體 裝置102内，抗扭斜、解訊框及解串器區塊121及122透過串 列鏈結FS[7:0]及CA[7:0]來接收串列資料，且將此資料轉換 成平行資訊，平行資訊被提供給記憶體控制器124。作為回 應，記憶體控制器124執行對由透過串列鏈結CA[7:〇]所接 收之位址/控制資訊所指定的多分區記憶體核心125的存 取。讀取導致平行資料由多分區記憶體核心125提供給記憶 體控制器124且接著被提供給訊框器及串列器區塊。訊 框器及串列器區塊123將平行讀取資料轉換成串列資料，串 列資料透過串列鏈結FA〇[7:0]及/或FAl[7:〇]被傳送給存取 裝置101。抗扭斜、解甙框及解串器區塊113將透過串列鏈 結FA〇[7:0]及FAiRO]而提供之資料轉換成平行讀取資料， 讀取資料由存取裝置1〇丨使用。 如將在下文中更加詳細所述，重疊存取可以循環隨機 201142868 的方式在多分區記憶體核心125内執行，使得傳送到多分區 記憶體核心125/從多分區記憶體核心125傳送的資料傳送 率相對較高。在所述實施例中，由串列鏈結FS、CA及FAX 提供的高資料傳送率防止裝置101與1〇2間之介面成為此等 裝置間之傳送的一限制因素。 存取裝置101及記憶體裝置102分別包括鎖相迴路(pLL) 110及12〇。PLL 110及Π0響應於一公用的系統時鐘SCLK* 產生内部時鐘信號》分別由PLL 110及12〇產生之内部時鐘 信號用以控制裝置101及102内之異動時序。存取裝置ι〇ι與 記憶體裝置1G2間之異動相對㈣統時鐘信號SCLK是同步 的。也就是說，當存取裝置101啟動對記憶體裝置1〇2之存 取時’該存取將在相對於系統時鐘信號SCLK之一固定潛時 下由把憶體裝置1G2來完成。例如，若存取裝置⑻啟動一 讀取，則記憶體裝置U)2將在-已知的潛時下執行一對應的 讀取操作且㈣-讀取資料值給存取裝置，該潛時係參昭 系統時鐘信號SCLK。同樣地，若存取裝置⑻啟動一寫入 存取，則記憶體裝置1〇2在-已知的潛時下完成對應的寫入 操作，該潛時係參照系統時鐘信號SCLK。有利的是，纪憶 體裝置搬不需要執行存取請求之仲裁，或與存取裝置⑻ —起參與交握操作。 依據本發丨之層Φ’除了讀取及寫人存取(即複合記 憶體巨集操作）之外，存取裝置⑼與記憶體裝置間之串列 嫌卿剛以指定輸續_〇)異動。，有利的 疋，存取裝置1G1與⑽狀置之⑽異較有效率。 201142868 例如，存取裝置101可指定封包操作（打包/解開、排隊/取消 排隊）、統計操作（遞增、遞減)及/或鏈接串列操作（插入/刪 除、跟隨）’該等操作完全在記憶體裝置102内執行。指定 一統計操作（即計數遞增函數）的一典型的I / 0異動將在下文 中更加詳細地加以描述。 第2A圖為一方塊圖，其更加詳細地繪示依據本發明之 一實施例的記憶體系統102。記憶體系統102包括串列/解串 列（串列器/解串列器（SerDes))實體層介面（ΡΗγ)2〇丨及2〇6、 晶片輸入介面202、存取邏輯元件區塊203、多分區記憶體 核心125及晶片輸出介面2〇5。總的來說，SerDes PHY 201 與第1圖之抗扭斜、解訊框及解串器區塊12M22相對應， 且SerDes PHY 206與第1圖之訊框器及串列器區塊123相對 應。晶片輸入介面202、存取邏輯元件203及晶片輸出介面 205大體上與第丨圖之記憶體控制器124相對應。 總的來說’ SerDes PHY 201耦合至串列鏈結FS[7:0]及 CA[7:0]，且接收透過這些串列鏈結而被傳送的對應的寫入 資料及位址/控制資訊。SerDes PHY 201針對已接收串列資 料執行通道初始化、抗扭斜、訊框對齊、解串列、解擾及 每通道誤差校正(CRC)。在所述範例中，SerDes PHY 201 響應於一本地位元時鐘信號而執行這些操作，該時鐘信號 是響應於系統時鐘信號SCLK而由PLL 120產生的。在完成 上述操作後，SerDes PHY 201立即提供80位元寬的值（訊框) 給晶片輸入介面202。在所述範例中，SerDes PHY 201每十 個週期（即頻率為1GHz)提供來自串列鏈結FS[7:0]的一80位 201142868 元的-fU[(例如寫人資料)及來自串列鏈結CA[7力]的—8〇位 元的訊框(例如存取指令）。 曰曰片輸入；丨面2〇2對已接收之8〇位元的訊框值執行誤 差檢查及校正，且作為回應，提供72位元的校正訊框值（即 72位元存取指令及72位元寫人資料值）給存取邏輯元件 203。必要時，晶片輸入介面2〇2還執行管理活動，該等活 動可包括例如特—訊崎數及請求難再傳送。晶片輸 入介面202響應於本地位元時鐘信號而運作，且以iGHz的 頻率為72位元校正訊框值安排路由。 在存取邏輯元件區塊203内，指令解碼及分派邏輯元件 210接收由晶片輸入介面2〇2所提供之72位元校正訊框值。 指令解碼及分派邏輯元件210解碼自命令/位址串列鏈結 CA[7.0]接收之72位元校正訊框值，從而確認由此72位元校 正訊框值（即存取指令)所指定之（多個)存取操作。這些操作 可包括但不限於：讀取、寫入、讀取-修改_寫入，及無操作。 自命令/位址串列鏈結CA[7:0]接收之72位元校正訊框值還 確認將在多分區記憶體核心125内存取的記憶體分區之位 址。在所述實施例中，多分區記憶體核心125包括四個記憶 體分區M0-M3。然而，應理解的是其他數目的記憶體分區 也可用在其他實施例中。在以上述方式解碼一存取指令 後，指令解碼及分派邏輯元件210立即啟動對由該存取指令 所指定之記憶體分區的一存取(或多個存取）。 依據一實施例，記憶體核心125中的各該記憶體分區之 運作頻率為資料被提供給指令解碼及分派邏輯元件210之 201142868 頻率的l/Ν，其中N代表記憶體核心125中的分區數目。如上 所述，72位元校正§孔框值以上述實施例中的1 ghz頻率被提 供給指令解碼及分派邏輯元件21 〇。在此實施例中，記憶體 分區M0-M3中的每一者以250MHz(即lGHzM)的頻率來運 作。對記憶體分區M0-M3的存取在預指定時槽期間被啟 動，使得記憶體分區M0-M3中的每一者每igHz時鐘信號之 四個週期最多接收一存取指令。 在本文所述範例中，記憶體分區M0-M3中的每一者由 64個記憶體排組來實施，每一記憶體排組能儲存32K個均為 72位元之項目。該等記憶體排組内的記憶體晶胞可以是例 如單埠DRAM或SRAM晶胞。記憶體分區μ〇-Μ3中的每一者 包括兩個72位元續取貨料匯流排。每一記憶體分區中的記 憶體排組耗合至與該記憶體分區相關聯之該等兩個72位元 讀取資料匯流排。如將在下文中更加詳細所述，一特定記 憶體分區内二不同的記憶體排組可被同時讀取，所產生的 讀取資料值透過該記憶體分區之該等兩個72位元讀取資料 匯流排而被提供。亦如將在下文中更加詳細所述，一寫入 資料值可被寫入一特定記憶體分區内的第一記憶體排組， 而一讀取資料值可同時從同一記憶體分區内之第二組被讀 取。在所述範例中，各該記憶體排組之運作頻率為 250MHz。用以實施記憶體分區M0-M3的一示範性方法及結 構更加詳細地記載於由Richard S.Roy與Dipak Sikdar所共 同擁有共同提出申請的名稱為「HIERARCHICAL MULTI-BANK MULTI-PORT MEMORY ORGANIZATION」 201142868 的美國專利申請案序列號第yy/yyy，yyy號案，[代理人檔案 號碼第MST-037號案]中，其全部内容併入本文以為參考資 料。 在一替代實施例中，記憶體分區M0-M3中的每一者可 由一個（或更多個）多埠記憶體陣列（包括但不限於雙埠或三 埠記憶體陣列，或其組合)來實施。例如，每一記憶體分區 M0-M3可由一習知的多埠SRAM陣列來實施，該多埠SRAM 陣列能夠執行兩個同時的讀取操作，或同時的讀取及寫入 操作，如所述實施例所要求者。 記憶體分區M0-M3響應於具有一相對較低頻率（例如 250MHz)的一記憶體週期時鐘而運作》該記憶體週期時鐘 可藉由例如PLL(圖未示）而產生，該PLL接收該本地位元時 鐘，且作為回應，產生記憶體週期時鐘。 儘管在所述範例中記憶體分區Μ 0 - Μ 3被描述為具有二 讀取資料匯流排，但是應理解的是在其他實施例中每一記 憶體分區可能具有一單一的讀取輸出資料匯流排。此類記 憶體分區可例如使用單埠DRAM或單槔SRAM晶胞而被實 施。此外，儘管在所述範例中記憶體分區M0-M3被描述為 具有多數個記憶體排組，但是應理解的是在其他實施例中 每一記憶體分區可被實施為一單一的記憶體排組。 資料輸出多工器215接收自記憶體分區M0-M3讀取的 72位元資料值。指令解碼及分派邏輯元件210控制資料輸出 多工器215以為自記憶體分區M0-M3讀取的72位元資料值 安排路由。在所述範例中，資料輸出多工器215以1GHz的 12 201142868 頻率為自記憶體分區M0_M3讀取的72位元資料值（數對72 位元資料值）安排路由。更具體而言，資料輸出多工器2i5 以循環方式為自記憶體分區取的資料安排路由， 使得讀取資料在連續的丨G Η z本地位元時鐘信號之週期期 間自不同的記憶體分區被安排路由，且使得資料輸出多工 器215每1GHz時鐘信號之四個週期最多為來自—特定記憶 體分區的資料安排一次路由。 由資料輸出多工器215安排路由的72位元讀取資料值 被提供給讀取-修改-寫入（RMW)邏輯元件22〇及晶片輸出 介面205，如圖所*。如將在下文中更加詳細所述， 邏輯元件220可修改由資料輸出多工器215所提供之讀取資 料值，從而實施特定的1/◦異動（例如讀取_修改-寫入卜 儘管存取邏輯元件區塊203被綠示為包括指令解碼及 分派邏輯元件210與RMW邏輯元件22〇，應理解的是存取邏 輯元件區塊2G3還可包括其他習知的邏輯元件，包括但不限 於，一串列周邊介面、錯誤暫存器、一JTAG介面、BIST電 路及/或熔斷器。 b曰片輸出介面205接收由資料輪出多工器215所提供之 72位元讀取值，且作為回應，鼓⑽位元輸纽框值。例 如，晶片輸出介面205可將一層1£)位元、一封包⑴位元及一 6位兀CRC值添加到已接收72位元讀取值中以產生8〇位元 輸出訊框值。晶片輸出介面2〇5還可執行管理活動，該等管 理活動可包括為可能的重新傳送維持—傳送訊框計數及將 傳送§fl框資訊儲存在一重新播送緩衝琴中。 13 201142868 由晶片輸出介面205所提供之80位元輸出訊框值被安 排路由至SerDes PHY 206。作為回應，SerDes PHY 206針對 已接收80位元輸出訊框值執行通道初始化、分解、串列化、 加擾及每通道CRC。SerDes PHY 206在十個週期期間（即頻 率為1 GHz)提供所產生的80位元訊框值給串列鏈結FA〇[7:0] 及/或FAWiO]。請注意若僅一個80位元輸出訊框值需被返 回給存取裝置101(因為僅一個72位元讀取資料值先前從記 憶體分區M0-M3中的一個分區中被擷取出來），則此80位元 輸出訊框值在十個週期期間透過8個串列鏈結（例如 FA〇[7:0])被傳送。 第2B圖為一波形圖，其繪示對依據本發明之一實施例 的記憶體分區M0-M3的循環重疊存取。如第2B圖中所示， 讀取指令10-111以1GHz的頻率透過串列鏈結CA[7:0]而被提 供。更具體而言，讀取指令10-111分別在1GHz時鐘信號 clk1g之週期CQ-cn期間被提供。讀取指令io-iii以一循環 方式指定記憶體分區M0-M3，使得每一記憶體分區每時鐘 信號CLK1Gi四個週期被存取一次。在所繪示之範例中， 指定記憶體分區M0的讀取指令10、14及18在由週期C〇 ' c4 及所定義之時槽期間被提供；指定記憶體分區Ml的讀取 指令II、15及19在由週期q、(：5及(：9所定義之時槽期間被提 供；指定記憶體分區M2的讀取指令12、16及110在由週期 C2、C6及ci〇所定義之時槽期間被提供；且指定對記憶體分 區1^3之讀取操作的讀取指令13、17及111在由週期C3、C7及 Ci 1所定義之時槽期間被提供。 14 201142868 如圖所不，。賣取操作Ro_RU在記憶體分區娜捕内被 執行’其中每-讀取操作在時鐘信號CLK|G之四個週期（即 頻率為250MHz)上被執行。μ記憶體分區则捕内之讀 取操作以-重疊方式被執行。例如，讀取操作R()、R1及^ 均在週期㈣間在記憶體分區_、MmM2内被分別執 行。在第2B®之波形圖中，讀取指令·丨透過串列鍵結 CA[7,被接收之時間與對應的讀取操作被啟動之日㈣ 之間存在—個二週期延遲。然而，應理解的是其他延遲也 可存在於其他範例中。 分別與讀取操作R 〇 _ R丨丨相關聯之讀取資料值D 〇 _ D i ^ 以1GHz的頻率透過資料輪出多工器215而被安排路由且在 週期cvc,9期間透過串列聯結FA〇[7:〇]而被分別提供。在第 2B圖之波形圖中’讀取指令I0_IU在記憶體分區M〇_M3内完 成的時間與對應的讀取資料值透過串列鏈結FA〇[7:〇]而被 提供的時間之間存在一個二週期延遲。然而，應理解的是 其他延遲也可能存在於其他範例中。 如第2B圖所示，對記憶體裝置1〇2的每一個存取動作岣 有一固定的存取潛時。因此，在所繪示之範例中，在透過 串列鏈結CA[7:0]傳送一讀取指令之後，存取裝置1 〇 1將在 (CLK1G信號之）八個週期上透過串列鏈結以…叫接收—讀 取資料值。
操作多分區記憶體核心125之其他方法更詳細地記載 於由Richard S.Roy所共同擁有共同提出申請的名稱為 「HIERARCHICAL ORGANIZATION OF LARGE 15 201142868 MEMORY BLOCKS」的美國專利申請案序列號第 xx，xxx，xxx號案，[代理人棺案號碼第MST-035號案]中，其 全部内容併入本文以為參考資料。 第3圖為繪示依據本發明之一變化態樣，可替換存取邏 輯元件203及記憶體核心125(第2A圖）的存取邏輯元件3〇3 及記憶體核心304的一方塊圖。在此變化態樣中，記憶體分 區M0-M3中的每一者分別具有一對應的RMW邏輯元件區 塊32〇-323。RMW邏輯元件區塊320-323被耦合以接收自記 憶體分區M0-M3讀取的72位元讀取資料值❹因此， 輯元件區塊320-323可以一循環重疊方式（在指令解碼及分 派邏輯元件310的控制之下）運作，從而緩解可能由服務於 所有記憶體分區M0-M3的一單一的RMW邏輯元件區塊(例 如RMW邏輯元件區塊220)引入的潛在瓶頸。以另—方式來 看’RMW邏輯元件區塊320-323中的每一者可以以與對應的 記憶體分區M0-M3相同的頻率（例如，250MHz)來運作，而 需要RMW邏輯元件區塊220以與指令解碼及分派邏輯元件 210相同的頻率(例如，1GHz)來運作。 s己憶體裝置102之運作現在將結合特定指令而被加以 描述。 第4圖為繪示依據本發明之一實施例的一訊框儲存應 用的一方塊圖。一訊框儲存應用為訊框儲存器提供一平衡 的讀取/寫入頻寬。一對80位元訊框值41〇及42〇在十個週期 (即頻率為1GHz)上分別透過串列鏈結FS[7:〇]及CA[7:〇]被 提供給記憶體裝置102。透過串列鏈結FS[7:〇]而被接收的8〇 16 201142868 位元訊框值410包括一72位元寫入資料值41卜一2位元保留 欄位412及一 6位元CRC值413。透過串列鏈結CA[7:0]而被 接收的80位元訊框值420包括一 8位元寫入命令42卜一28位 元寫入位址422、一 8位元讀取命令423、一 28位元讀取位址 424、一 1位元值425(定義異動或資料鏈接層，且為用於記 憶體或介面的一指令值）、一 1位元確認值426及一6位元 CRC值427。 80位元訊框值410及420由Serdes PHY 201及晶片輸入 介面202以上述方式被處理，使得指令解碼及分派邏輯元件 210接收72位元寫入資料值4U、8位元寫入命令421、28位 元寫入位址422、8位元讀取命令423及28位元讀取位址 424。指令解碼及分派邏輯元件21〇響應於寫入命令421及讀 取命令423同時地啟動一寫入操作及一讀取操作。寫入操作 使72位元寫入資料值411被寫入由寫入位址欄位422所指定 的位址。讀取操作使一 72位元讀取資料值431從由讀取位址 攔位424所指定的位址被讀取。在所述範例中，寫入操作及 讀取操作對同一記憶體分區内的不同的記憶體排組執行。 然而，在其他範例中，寫入及讀取操作可對不同的記憶體 分區執行。72位元讀取資料值431透過資料輸出多工器215 而被安排路由’且由晶片輸出介面2〇5及SerDes PHY 206以 上述方式被處理，使得有效位元432、確認位元433及CRC 位元434被添加到72位元讀取資料值431中以產生一80位元 輸出訊框值430。此輸出訊框值430在十個週期（即頻率為 1GHz)上從SerDes PHY 206透過串列鏈結FA〇[7:〇]被傳送。 17 201142868 sfl框儲存應用展現出144Gbps的資料傳送率（即以1 GHz寫 入72位元字，及以1GHz讀取72位元字）。需注意的是只要記 憶體分區M0-M3以一循環方式被存取(例如，訊框儲存操作 0，1，2,3,4,5,6,7等分別存取記憶體分區M0,M1，M2，M3，M0, M1，M2，M3等），訊框儲存應用就可連續地運行。因為記憶 體分區M0-M3中的每一者以一相對較低的頻率（例如， 250MHz)來運作，故訊框儲存應用之功耗是相對較低的， 通常小於7瓦特。 第5圖為繪示依據本發明之另一實施例的一控制儲存 索引應用的一方塊圖。控制儲存索引應用可提供高速率表 格索引。一控制儲存索引指令510包括一80位元訊框值，該 值在十個週期（即頻率為1GHz)上透過串列鏈結CA[7:0]被 提供給記憶體裝置102。80位元控制儲存索引指令51〇包括 第一8位元讀取命令511、第一28位元讀取位址512、第二8 位元讀取命令513、第二；28位元讀取位址514、一 1位元值 515(定義異動或資料鏈接層’且為用於記憶體或介面的一 指令值）、一 1位元確認值516及一6位元CRC值517。 80位元控制儲存索引指令51〇由serDes PHY 201及晶 片輸入介面202以上述方式處理，使得指令解碼及分派邏輯 元件210接收第一 8位元讀取命令51卜第一 28位元讀取位址 512、第二8位元讀取命令513及第二28位元讀取位址514。 指令解碼及分派邏輯元件210響應於第一讀取命令511及第 二讀取命令513同時啟動第一讀取操作及第二讀取操作。第 一讀取操作使一 72位元讀取資料值531從由第一讀取位址 18 201142868 512所指定的位址讀取。第二讀取操作使一 72位元讀取資料 值541從由第二讀取位址514所指定的位址讀取。在所述範 例中’第一及第二讀取操作對同一記憶體分區内的不同的 記憶體排組執行。然而’在其他範例中，第一及第二讀取 操作可對不同的記憶體分區執行。72位元讀取資料值53 1及 541同時地透過資料輸出多工器215而被安排路由，且由晶 片輸出介面205及SerDes PHY 206以上述方式處理，使得有 效位元532、確認位元533及CRC位元534被添加到72位元讀 取貧料值531中以產生一 80位元輸出訊框值530，且有效位 元542、確認位元543及CRC位元544被添加到72位元讀取資 料值541中以產生一 80位元輸出訊框值54〇。這些8〇位元輸 出訊框值530及540在十個週期（即頻率為1GHz)上從SerDes PHY 206透過串列鏈結fa〇[7:0]及FAWiO]被傳送。訊框儲存 應用展現出144Gbps(即兩次以1 GHz讀取72位元字）的資料 傳送率。 需注意的是’只要控制儲存索引指令以循環方式存取 §己憶體分區M0-M3(例如，控制儲存索引指令mw/j 等分別存取記憶體分區綱⑽啦叫励⑽⑽⑽等）， 控制儲存索引指令就可連續地應用於記憶體裝置1〇2。因為 s己憶體分區M0-M3中的每一者均以一相對較低的頻率（例 如’ 250MHz)來運作，故控制儲存索引應用之功耗是相對 較低的，通常小於7瓦特。 第6圖為繪示依據本發明之另一實施例的一增量立即 數應用的-方塊_。該增量立即數應用可提供有效率的統 19 201142868 計控制（例如，—增量/減量函數）。一增量立即指令610允 許存取裝置101使儲存在記憶體裝置1〇2中的值以有效率 的方式遞增/遞減。增量立即指令610包括一80位元值，該 值在十個週期（即頻率為1 GHz)上可透過串列鏈結CA[7:0] 被提供給記憶體裝置1〇2。8〇位元增量立即指令61〇包括一 8位元讀取-修改-寫入命令61卜一28位元異動位址612、一 32位元立即值613、7位元保留欄位614及一6位元CRC值 615。 80位元增量立即指令61〇*SerDes ΡΗγ 201及晶片輸 入介面202以上述方式處理’使得指令解碼及分派邏輯元件 210接收8位元讀取-修改_寫入命令61卜28位元異動位址612 及32位元立即值613。作為回應，指令解碼及分派邏輯元件 210啟動一讀取操作❶此讀取操作使一 72位元讀取資料值從 記憶體分區M0-M3中的一記憶體分區讀取，從由異動位址 612所指定的位址讀取。此72位元讀取資料值透過資料輸出 多工器215而被安排路由至rMW邏輯元件22〇。RMW邏輯 元件220也從指令解碼及分派邏輯元件21〇接收立即值 613。RMW邏輯元件220將立即值613添加到擷取出來的72 位元讀取資料值中，從而產生—修改過的72位元資料值。 指令解碼及分派邏輯元件210接著執行一寫入操作，其中該 修改過的7 2位元資料值被寫回到記憶體核心丨2 5，位址是由 異動位址612指定的。因為增量立即指令61〇需要對由異動 位址612所確認的記憶體分區進行兩次連續的存取(讀取接 著寫入）’故存取裝X1G1不必再切取此記憶體分區直到 20 201142868 該修改過的資料值已被寫回指定的記憶體分區為止。在所 述範例中’由增量立即指令61G所指定的操作以i25MHz的 頻率完成（W UOMHZ騎1取操作及以25麵z執行 一寫入操作）。 如將在下文中更加詳細所述，増量立即指令61〇有利地 允許讀取·心H齡在錢體裝置糊執行，而不給 存取裝置UH或存取裝置1G1與記憶體裝置脱間的介面加 負擔。 第Μ圖為-習知的記憶體系統之一方塊圖，該系統 包括—存取處理器則及-記憶體裝置服。爲了使記憶體 裝置敗中的-記憶值(計數)遞増，存取處理器7〇ι必須傳送 一讀取指令給記Μ裝m記㈣裝置搬必須接著執 行一讀取操作㈣取出該記憶值，且接著傳送此掏取出來 的記憶值給存取處理器7CH。存取處理器7〇1必須使該摘取 出來的記憶值增加-立即值，從㈣生—增大的記憶值。 存取處理器™必須接著傳送_寫人指令給記憶體裳置 搬，從而指示記憶體裝置犯將該增大的記憶值寫回到肩 始的記憶體位置。此過程需要存取處理器7〇1與記憶 702間的頻寬很大。除此之外 心、 「此過耘還需要存取處理器701 在記憶體系統702執行讀取操作時儲存該立即值且記錄增 量操作。 a 第7B圖為繪示增量立即指令61〇之操作的—方塊圖。存 取處理器UH傳送增量立即指令61〇給記憶體裝置1〇2。此 時，存取處理器ΗΠ已完成其在該操作中的作用。也就是 21 201142868 說，存取處理器101不需要等待來自記憶體裝置1〇2的結果 或儲存該立即資料。在接收增量立即指令610時，記憶體裝 置102從記憶體分區M0_M3R的指定位址讀取將增大的該 記憶值，且提供此記憶值給RMW邏輯元件22〇。記憶體裝 置102還提供包括在增量立即指令中的該立即值給RMW邏 輯元件220。RMW邏肖元件22〇將該立即值添加到該糊取出 來的記憶值中以產生修改勒記憶值1令解碼及分派邏 輯凡件21G進而使該增大的記憶值寫回到記憶體分區 励初内的關聯位址1為1/〇頻寬、功率及接腳僅需要在 存取裝置ΗΠ與記籠裝置丨_執行—記憶體異動，故實 現了大幅的節約。 本範例之項取n寫人操作可用於資料調處（即遞增 /遞減、旗號、布林(Boolean)旗標調處）、用於資料結構移動 的指針間接尋址，及/或資料包裝/解包裝（用以使與内部記 憶體字長度失配的封包總量與其匹配的串並轉換器（卿 box)) °雖狀MW邏輯元件220已結合增大—計數值而被加 以描述，但是應理解的是RWM邏輯元件22〇也可用以實施 其他操作，包括但不限於，指針修改、將-項目插入到— 鏈接串列中（或其他鏈接串列調處），執行有條件的儲存操 作’或執行查找表操作。 、 雖然本發明已結合若干實施例而被加以描述，但是應 理解的是此發明並不限於所揭£之實_，而是能夠做出 各種不同的修改’這對熟於此技者歧顯而易見的。因此， 本發明僅受以下巾請專利範_限制。 22 201142868 【圖式簡單說明】 第1圖為依據本發明之一實施例的包括一存取裝置及 一多分區記憶體系統的一系統之一方塊圖。 第2A圖為一方塊圖，其更加詳細地繪示依據本發明之 一實施例的第1圖之多分區記憶體系統。 第2B圖為一波形圖，其繪示依據本發明之一實施例的 第2A圖之多分區記憶體系統被存取的方式。 第3圖為一方塊圖，其繪示依據本發明之一變化型式的 存取邏輯元件及一記憶體核心，它們可取代存取第2A圖之 存取邏輯元件及記憶體核心。 第4圖為一方塊圖，其繪示依據本發明之一實施例的一 訊框儲存應用。 第5圖為一方塊圖，其繪示依據本發明之另一實施例的 一控制儲存應用。 第6圖為一方塊圖，其繪示依據本發明之另一實施例的 一增量立即數應用。 第7A圖為一習知的記憶體系統之一方塊圖，且繪示一 存取處理器與一記憶體裝置間的一習知的讀取-修改寫入 操作之實施。 第7B圖為一方塊圖，其繪示依據本發明之一實施例的 由第6圖之增量立即數應用所實施之一讀取-修改-寫入操 作。 【主要元件符號說明】 100...系統 23 201142868 101…存取裝置/裝置/存取處理器 102…記憶體裝置/裝置/記憶體系統
110、 120…鎖相迴路(PLL)/PLL 111、 112、123…訊框器及串列器區塊 113、m、122…抗扭斜、解訊框及解串器區塊 124…記憶體控制器 125…多分區記憶體核心/記憶體核心 201、206…串列/解串歹(串列器/解串列器(SerDes》實體層介面 (PHY)/SerDes PHY 202···晶片輸入介面 203…存取邏輯元件區塊/存取邏輯元件 2〇5…晶片輸出介面 210、310·.·指令解碼及分派邏輯元件 215…資料輸出多工器 220…讀取-修改_寫入(RMW)邏輯元件/RMW邏輯元件/RWM邏 輯元件 303·.·存取邏輯元件 304…記憶體核心 320-323…RMW邏輯元件區塊 410、420...80位元訊框值 411.. . 72位元寫入資料值 412.. . 2位元保留欄位 413.. .6.元匚尺(：值 421 ...8位元寫入命令/寫入命令 24 201142868 422.. . 28位元寫入位址/寫入位址欄位 423.. . 8位元讀取命令 424 ...28位元讀取位址/讀取位址欄位 425.. .1.元值 426.. . 1位元確認值 427.. .6.元011(：值 430.. . 80位元輸出訊框值/輸出訊框值 431.. .72.元讀取資料值 432.. .有效位元 433.. .確認位元 434.. .CRC 位元 510.. .控制儲存索引指令 511.. .第一 8位元讀取命令 512.. .第一 28位元讀取位址 513.. .第二8位元讀取命令 514.. .第二28位元讀取位址 515.. . 1位元值 516.. .1.元確認值 517.. .6.元01(：值 530、540...80位元輸出訊框值 531.. . 72位元讀取資料值 532、 542···有效位元 533、 543...確認位元 534、 544...CRC位元 25 201142868 541.. .72位元讀取資料值 610.. .80位元增量立即指令 611.. .8位元讀取-修改-寫入命令 612.. .28位元交換位址 613.. .32位元立即值 614.. .7位元保留欄位 615.. .6位元01(：值 700···習知的記憶體系統 701.. .存取處理器 702.. .記憶體裝置/記憶體系統 FS[7:0]…串列鏈結/第一組串列鏈結 CA[7:0]...串列鏈結/第二組串列鏈結 FA〇[7:0]、FAipO]···串列鍵結 SCLK...系統時鐘/系統時鐘信號 26