TW201005539A - Bus mastering method - Google Patents

Description

201005539 九、發明說明： 【發明所屬之技術領域】 本發明係關於一匯流排之存取方法，尤指一提前叫醒處於一 省電模式的一處理器所主控的該匯流排之存取方法。 【先前技術】 Ο ❹ 在習知的領域中，一可攜式電子產品的待機時間往往決定了 s亥電子產品的受歡迎程度。然而，在筆記型電腦中’其處理器的 效能卻往往與其功率消耗成正比的關係’也就是說，該筆記型電 腦無法在用高效能處理工作時卻同時維持低的功率消耗。一般 上’—處理器的電源狀態可以分為幾個狀態：C0、c卜C2、C3、 C4、C3彈出/彈入(C3 p〇iMip/p〇p d〇wn)等狀態，其中當處理器處 於C0狀時，其係具有最高的處理效能，當然其相對應的功率消 耗也最尚。狀態為一自動終止(Auto_halt)狀態。在C1狀態中， δ亥處理器停止執行齡但可以轉其作業祕的快取記憶體内的 内合C2狀‘％為一停止授權(St〇p grant)狀態。此時，該處理器不 會域使m嫌流排，並監看該隨排以及轉該處理器的快取 戏體(Caehe)的-致性。此外，當該處理器從C2狀態城至⑶ 2時所需的時間會比從α狀態切換至⑶狀態的所需的時間來 2 ° C3狀態為—時脈停止(Stop_dQek)狀態，其係由 由該電軸峨 5 201005539 換至CO狀態時所需的時間會比從a和a狀 ^ 所需的時間來得長。C4 心、至C0狀態的 電壓為-較的操作 狀態切換至C0狀態時所需的時 :裔從 的所需馳…… 川“匕仗C3狀態切換至c〇狀態 C3和C4的什、另一方面’。3彈出/彈入的機制亦相似於 炉 恶、㈣不是由該仲裁器所控制。C3物彈入的機 ❹ 彈^^出一匯流排主控要求至該處理器以將該處理器從C3 ^ Γ雜C2狀態，接著該處卿又會從C2狀態切換 ❹ 者彈出/彈入狀態。由上述習知的該處理器電源狀態可以得知， 备-電腦週邊裝置欲存取該處理器所主控的該匯流排時，且該處 理妓紐C2狀態以下(亦即C3、C4、C3彈出/彈入等狀態)的休 眠拉式％ ’該處理器必須經過一特定的延遲時間(Latency time)後 才會讓該電腦週邊裝置存取該匯流排。然而，由於該處理器的該 特定的延遲時間常會造成來自魏腦週邊裝置的一指令在等待的 時間内出現溢出(ovemm)或短缺(undemm)的現象，因此如何維持 該處理器在一較低電源狀態，同時又能快速地處理來自該電腦週 邊袈置的該指令已成為業界亟需解決的問題。 【發明内容】 因此’本發明之一目的在於提供一提前叫醒處於一省電模式 的一處理器所主控的該匯流排之存取方法。 依據本發明之一實施例，其係提供一種存取一匯流排之方 法’該存取該匯流排之方法包含有下列步驟··接收一指令；判斷 6 201005539 該指令是科-g流魅触令（Bus M_ CGmmand)並產生 -判斷結果·’依據該判斷結果發送出至少—中斷事件㈣㈣赠) 來將處於-非監看（NGn-snGop)狀態的—處理器切換至一監看狀 L，以及發送出至少一匯流排主控要求（Bus μ_γ吻此对）以 存取该匯流排；其巾該巾斷事件在時序上係早於械應之該匯流 排主控要求。 【實施方式】 在說明書及後續的巾請專利範圍當巾使用了某些詞彙來指稱 特疋的元件。所屬領域中具有通常知識者應可理解，硬體製造商 可月t·會用不同的名詞來稱呼同—個元件。本說明書及後續的申請 專利#&圍並不以名稱的差異來作輕分元件的方式，献以元件 在功能上的差絲作為區分的準則。在通篇說明書及後續的請求 相當中所提及的「包含」係為―開放式_語，故應解釋成「包 3 i_不限疋於」。jtb外’「搞接」—詞在此係包含任何直接及間接 的電氣連接手段，因此，若文中描m置祕於一第二裝 置’則代表該第-裝置可直接電氣連接於該第二裝置，或者透過 其他裝置或連接手段間接地電氣連接至該第二裴置。 請參考第1圖。第1圖所示係依據本發明存取一匯流排之方 法的-貫關時相。賴流排係由—處理器所主控，且該處理 器係處於-非監看(N〇n-snoop)狀態。請注意，為了更清楚描述本 發明之精神所在，本發明存取該匯流排的方法係以-電腦週邊裝 7 .201005539 .«卜電_該處理器所主控職匯流排來進行存取作說明，然 而此並不本發明之限制，換句話說，任何週邊裝置對—處理器所 $的[概排來進行存取的架構，亦即任何中介該處理器(例如 中央處理器(Central Pr〇cessing Unit，CPU))和一匯流排主控裝置 (BusMasterDeviee)之間的記憶體匯流排架構，均為本發明之方法 所涵蓋的範圍。舉例來說，—手機週邊裝置對—手機的處理器所 主控的匯"1排來進行存取的架構亦為本發明之方法所涵蓋的範 ❹圍在電細系統中，一非監看狀態表示該電腦的該處理器是處 於-低耗電狀態’例如休眠模式，此時該處理器的—操作_是 分止的，且該處理器並不會監看(sn〇〇p)該匯流排。請注意，熟悉 此項技藝者應可瞭解該低耗電狀態至少可以係該處理器的 C4、C3彈出/彈人(C3 P〇p-up/pop_d〇wn)狀態等，因此本發明並未 限定在利用#輔匯流排之方法時該處理器是處於那一種絲電 狀態。依據本發明第1圖所示的存取麵流排之時序關係，該匯 q 流排的一仲裁器(Arbiter)並未關閉(Disable)，然此亦不為本發明所 限。熟悉此項技藝者在閱讀完本文所揭露的發明並做出適當的修 正後亦可將本發明實現在該仲裁器為關閉的該低耗電狀態上，此 亦屬本發明之範_所在。 如第1圖所示’當該仲裁器為開啟時，一控制訊號STPCLK# 會於時間點T1啟動並將該處理器切換至一 C2狀態，亦即停止授 權(Stop grant)狀態。此時，該處理器不會授權使用該匯流排(亦即 * 第1圖中的一主控匯流排進入斜線區），並監看該匯流排以及維持 8 201005539 該處理器的快取記憶體(Cache)的狀態。接著，當一控制訊號 DPSLP#以及一控制訊號CPUSTP#分別在時間點T2和T3啟動 時，該處理器就會進入一 C3狀態，亦即時脈停止(St〇p_d〇ck)狀 悲。在C3狀態下，該電腦的記憶體是不允許被存取的，同時該處 理器的快取記憶體(Cache)亦不允許被監看，而其狀態是由該電腦 的一作業系統(Operating system)來維持其一致性。從第i圖可以得 知，在時間點T3時該處理器的時脈就會被停止了。依據本發明存 〇 取該匯流排之方法，當該電腦週邊裝置於時間點T5要對該匯流排 發出一存取要求訊號BM—REQ#,，該方法會依據該處理器從該非 監看狀態切換至該監看狀態的一延遲〇atency)時間7(1來決定發 达出一中斷事件(BreakEvent)的時間點T4，亦即，時間點T4等於 T5-Td。如此一下，該中斷事件就可以提前在時間點τ4將該處理 器k C3狀恶叫醒至C2狀態，而存取要求訊號在時間 點T5時就可以馬上存取該匯流排了。請注意，雖然第i圖所示存 ❹t麵麵之方法係從C3狀態叫縣C2狀態，細此並不為本 4月所限，亦即，本發明之方法亦可以經由適度地調整將該處理 器Ό：4狀’例醒至C2狀態。此外本發明並未限定存取該匯流排 之方法所利用的該中斷事件，其可以係一未遮罩的中斷(皿脱_ mteiTUPt)、—匯流排主控要求、-初始化訊號（INIT#)、-處理器 以置中斷事件指示訊號（Pr〇cess〇r pend㈣b触ct 等。 凊參考第2圖。第2圖所示係依據本發明存取該匯流排之方 9 201005539 ❹ ❹ 法200的—實施例流程圖。同樣地，為了更清楚描述本發明 神所在，本發日⑽存取舰流排財法係崎電腦週: 對該電腦的A理器駐控的顧流排來進行存取作制，然^ 並不本發明之限制，換句話說，任何週邊裝輯—處理器所 =一匯流排來進行存取的架構，亦即任何中介該處理器(例如中: ^里器和-匯流排主控裝置之間的記憶體匯流排架構，均為本發 明之方法細所涵蓋的範圍。舉例來說，-手機週邊裝置對 機的處理ϋ駐控的-匯流排來進行存取的架構亦為本發明之方 所涵蓋的範圍。另-方面，倘若大體上可達馳同的 並不需要-定照第2圖解之流財離_縣進行， ，所不之步驟不-定要賴進行，亦即其他步_可插入其中。 本發明之方法200包含有下列步驟·· 步驟202 :開始； 步驟204 :處於該非監看狀峨電腦接收來自該電腦週邊裝 置的一指令； 步_ ••判斷該指令是否為,排主控指令咖s胸你 C〇贿and) ’並產生-_結果，若糊斷結果指 不該指令為該匯流排主控指令，則跳至步驟施， 若該判斷結果指㈣指令不切_排主控指 令’則跳至步驟216 ; 步驟遞：對該處理器發送出一中斷事件來將處於該非監看狀 態的—處理器切換至一監看狀態； .201005539 ·

I 步驟210 .發送—週期性的中斷事件，並在每—個中斷事件傳 送出去時開始計時一時間間隔Tint ; ^ 212判斷該匯流排主控指令是否已經完成，若該匯流排 主控指令已經完成，則跳至步驟214，若該匯流排 主控指令還未完成，則跳至步驟216 ; 乂騍 停止發送該週期性的中斷事件； 步驟216 ·結束； ❹〃驟判斷時間間隔Tint是否已經計時完畢，若時間間隔

Tint已經計數完畢時未接收到一匯流排主控指 7，則跳至步驟220 ;若時間間隔Tint還未計數完 畢時接收到一匯流排主控指令，則跳至步驟222 ; 步驟220 ·’對該電腦的處理器發送出—中斷事件，跳至步驟 210 ; 步驟222 :執行該匯流排主控指令，跳至步驟210。 當該電腦的該處理器經過—段時間沒有運作時，其就會進入 該非監看狀態以節省電源。在步驟2〇4 t，當處於該非監看狀態 的該電腦接收來自該電腦週聽置的—指令時；該電腦就會糾 斷^指令是否為該®流齡控指令’並產生該卿結果。若該判 7、’’。果和7F該齡為賴流排主控齡，職電職會對該處理 益發送出該巾斷事件來將處於該非監雜態的該處驾切換至該 監看狀態(步驟208)。反之，則結束本發明方法2〇〇的流程。請注 意，熟悉此項技藝者應可瞭解該非監看狀態至少可以係該處=器 201005539 的C3、C4、C3彈出/彈入(C3 Pop-up/Pop-down)狀態等，而該監看 狀態可以係該處理器的C0、C2狀態，因此本發明並未限定 該處理1!_該魏看狀態和該監看狀態。接著，該電腦就會依 ❹ ❹ 據該匯流排主控指令的大小以及該處理器的延遲時間(latency time)Td來發送該週期性的中斷事件，並在每一個中斷事件傳送出 去時開始計時時間間隔Tint(步驟21〇)，如第3圖所示。第3圖所 不係來自該電腦週邊裝置的該匯流排主控指令傳送至該處理器的 s夺序圖。為了更清楚說明本發明的精神所在，在本實施例中以該 匯流排主控指令的大小為64K位元組(Byte)以及該電腦週邊裝之 -緩衝器(Buffer)大小為128位元組為例，然其並不為本發明所 限。顧流排主控指令就必須分獨次傳送至該匯流排，其中每 -次只能傳送⑶位元組的龍流齡控指令。當每傳送一個128 位元組的流酿触令時’該賴就會判_匯流排主控指 令是否已經完成(倾犯）。隨齡触令駐完成，則該 電腦就會判斷時間間隔Tint是否已經計時完畢(步驟2⑻，其中設 定時間間隔Tim為了防止該緩衝器出現溢出（gv_)或短2 (nderrun)的現象’因此時間間隔丁如是依據該處理器的延遲時間 叼來適當地設置的。換句話說，時間間隔恤的設定就可以保證 固⑵位元組的該指令所等待被該處理器處理的時間不

Td。若時間間隔Tint已經計數完畢，就會對該電腦的 如一中斷事件。如第3圖所示，當該中斷事件發生時， =過延遲時間Td，該128位元組的龜流排 生，則該處理器就會馬上進行處理细傳—回傳訊息給該== 12 .201005539 邊裝置。接著，該處理n又會恢㈣該非監看狀態，該時間間隔 Tmt就會開始進行計時(步驟21〇)，當該時間間隔氾泔計時完畢 時’該中斷事件就再次地(亦即週期性地)預先叫醒該處理器以等待 下個128位元組的該匯流排主控指令。另一方面，在步驟 中，若時間間隔Tint還未計數完畢時接收到該匯流排主控指令 時’則重新開始計時該時間間隔Tint(步驟21〇)。此外，在步驟212 中’當該電腦判斷該匯流排主控指令已經完成時，則結束本發明 Ο 之方法200的流程。請注意，本發明並未限定存取該匯流排之方 法所利用的该中斷事件，其可以係一未遮罩的中斷(unmasked interrupt)、一匯流排主控要求、一初始化訊號（沉11[#)、一處理器 懸置中斷事件指示訊號（processor pending break event indication ) 等。 綜合上述所言，經由適當地設定該間間隔Tint，本發明存取 該匯流排之方法200就可以快速地處理該64K位元組的該匯流排 主控指令以防止該緩衝器出現溢出或短缺的現象，同時又可以達 到減少該處理器功率消耗的目的。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖係依據本發明存取一匯流排之方法的一實施例時序圖。 13 201005539 * · 第2圖係依據本發明第1圖之存取該匯流排之方法的一實施例流 程圖。 第3圖係來自一電腦週邊裝置的一匯流排主控指令傳送至一處理 器的時序圖。 【主要元件符號說明】 無

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Claims (1)

1. 201005539 1 · 十、申請專利範圍： 1. 一種存取一匯流排之方法，包含有： 接收一指令； 判斷該指令是否為一匯流排主控指令（Bus Master C〇mmand) 並產生一判斷結果； 依據該判斷結果發送出至少一中斷事件(Break Event)來將處於 一非監看（Non-snoop )狀態的一處理器切換至一監看(Sn〇〇p) ❹ 狀態；以及 發送出至少一匯流排主控要求（Bus Master Request)以存取該 匯流排； 其中該中斷事件在時序上係早於相對應之該匯流排主控要求。 2. 如申請專利範圍第1項所述的方法，其中依據該判斷結果發送 出該中斷事件的步驟包含有： ，依據該處理器從該非監看狀態切換至該監看狀態的一延遲 (latency )時間來決定發送出該中斷事件的時間點。 3. 如申請專利範圍第1項所述的方法，其中依據該判斷結果發送 出該中斷事件的步驟包含有： 當該判斷結果指示該指令係為該匯流排主控指令時： ⑻發送出該中斷事件； (b) 開始計時一時間間隔； (c) 當該時間間隔計時完畢且該處理器於所計時之該時間間 15 201005539 h中未收到姐賴排要树 、 出該中斷事件；以及 丁ッ驟⑻以重新發送 (d)當該處理H麵料之#辦_料收利 求時，執行步驟(b)以重新開始計時該時_隔 •延遲（latency) ❹ 4如申:f細I圍第3項所述的方法’其中該軸隔係依據該 處理器從該非li看狀態切換至該監看狀態的一 時間來決定的。 依據該 5.如申請專利範圍第3項所述的方法，其中該時間間隔係 指令的大小來決定的。 ❹ 6.如申請專利範圍第1項所述的方法，其中該中斷事件係為—未 遮罩的中斷(unmasked interrupt)、一匯流排主控要长、一初於 化訊號（INIT#)、一處理器懸置中斷事件指示訊號（pr〇cess〇r pending break event indication ) ° H一、圖式·· 16