TW200919708A - Memory devices with split gate and blocking layer - Google Patents

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TW200919708A TW097125497A TW97125497A TW200919708A TW 200919708 A TW200919708 A TW 200919708A TW 097125497 A TW097125497 A TW 097125497A TW 97125497 A TW97125497 A TW 97125497A TW 200919708 A TW200919708 A TW 200919708A
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Description

200919708 < j 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種記憶元件，特別係關於一種具有分 離間極及阻擋層之非揮發性記憶元件。
【先前技掏J 某些傳統的内嵌式快閃記憶元件使用分離間極浮置閘 極與源極端注入Fow〗er_Nordheim(FN)隧穿抹除技術，俾便 提供頁式抹除（page erase)功能。這些記體單元的尺寸縮減 係^限的。例如，由於採用源極抹除功能，傳統的〇·職 米欣式快閃記憶單元之尺寸無法予以縮減。一般而言，源 極接合之分級必須足夠，方可避免後續操作循環所弓:起之' 讀取電流劣化現象。為了避免記憶元件之電擊穿 (punch-through) ’分級之源極接合佔用通道區之一大部份的 面積，因此記憶元件之尺寸無法予以縮減。此外，記憶單 元之尺寸並未小到足以和其它快閃記憶元件競爭，因此其 應用受到相當的限制。 矽氧化氮氧化石夕（SONOS)記憶單元已被建議用以克服 浮置閘極元件之缺點。相較於浮置閘極源極側抹除記憶單 元，SONOS記憶單元雖然可提供較小之單元尺寸及低操作 電壓·，然而，SONOS記憶單元使用較薄的隨穿氧化物層， 因而其資料儲存時間較浮置閘極元件更短。 【發明内容】 本案之揭示内容提供一種尺寸可調式記憶元件，盆包 含較小的記憶單元尺寸（至少小於⑽奈米），俾便克服習知 200919708 記憶元件的缺點。本案之一實施例揭示之尺寸可調式記憶 元件的尺寸可予以縮減至大約90奈米。本案之揭示内容敍 述一分離閘極-富石夕氮化石夕基（split-gate silicon-rich-nitride based)非揮發性記憶元件，例如可供嵌入式快閃記憶體應用 之分離閘極-富石夕氧化氮氧化钽（Split-Gate TAntalum-Nitride-high K Oxide-nitride Rich-Oxide-Silicon ，SG-TANOROS)非揮發性記憶元件。 在各種實施態樣中，SG-TANOROS記憶單元提供低操 作電壓、快速讀寫時間以及較小記憶單元尺寸。本案之揭 示内容可提供快速寫入速度予編程（program)操作，例如容 許快速寫入速度之源極端熱載子注入（source side hot carrier inj ecti on，即熱電子注入）。本案之揭示内容可提供 抹除（erase)操作，例如容許較小記憶單元尺寸及較低操作 電壓之通道FN隧穿（channel FN tunneling)。 本案之實施例提供一種非揮發性記憶元件，其包含一 單元堆疊以及形成於該單元堆疊之側壁旁侧的一選擇閘極 。該單元堆疊包含形成於一基板之一通道區上的一隧穿介 電層、形成於該隧穿介電層上之一電荷儲存層、形成於該 電荷儲存層上之一阻擋介電層、形成於該阻擋介電層上之 一氮化组層以及形成於該氮化组層上之一控制金屬閘極層 。在某一方面，當施加一正向偏壓於該控制閘極、該選擇 閉極及該源極時’負電何係從該基板之通道區經由該随穿 介電層而注入該電荷儲存層，從而將該負電荷儲存於該電 荷儲存層之中。在另一方面，當施加一反向偏壓於該控制 7 200919708 =二負電荷係藉㈣隨穿機制從該電荷健存 隊牙"電層而進入該基板之通道區。在一實施例中，施加 :反向偏壓於該控制閘極，儲存正電荷於該電荷儲存層之 本案之實施例提供一種非揮發性記憶元件之製備方法 ，其包含形成-随穿介電層於—基板之一 —Φ ίΐ α 〜工 形成 電何儲存層於該隧穿介電層上、 電荷儲存層上、形™層二:=層= :=極層於該氮化组層上以及形成-選擇閘極於該電 旁側。在某一方面，當.施加一正向偏壓於 間極^亥選擇閑極時，儲存負電荷於該電荷错存岸之中。 在另一方面，當施加-反向偏壓於該控制閑極時 電荷於該電荷儲存層之中。 存 上^經概略地敍述本發明之技術特徵及優點，俾使 申請：利描述得以獲得較佳瞭解。構成本發明之 ㉟圍‘的之其它技術特徵及優點將描述於下文。 本發明所屬技術領域中具有通常知識者應可瞭解，下 示之概念與特定實施例可作％其虚二上 ^例了作為基礎而相當輕易地予以修改 ……構或製程而實現與本發明相 明所屬技術領域中呈古、§^ 本發 的津槿… 者亦應可瞭解，這類等效 的建構並热法脫離後附申 精神和範圍。 h專心圍所提出之本發明的 【實施方式】 本案揭示—種分離閘極-富石夕氮化石夕基之非揮發性記 200919708 憶元件，其具有高介電常數材料作為阻擋層。例如，該非 揮發性記憶元件為可供嵌入式快閃記憶體應用之 SG-TANOROS記憶單元。在某一方面，SG-TANOROS記憶 單元亦可稱為分離閘極-TANOROS記憶體。在各式實施態 樣中，SG-TANOROS記憶單元提供改善之資料儲存時間、 改善之可靠度、深層抹除能力、快速讀寫時間以及較小記 憶單元尺寸。 本案揭示之記憶單元使用高介電阻擋層及金屬閘極， 因而容許較低抹除電壓。藉由通道抹除方法，較小尺寸之 記憶單元係可達成的。本案揚示之記憶單元相容於現在之 互補式金屬-氧化物-半導體（Complementary Metal-Oxide-Semiconductor，CMOS)製程，因此晶圓成本較 低且測試成本較低。 本案實施例揭示之技術提供一種具備快速編程速度之 編程操作，例如源極側熱載子注入（即熱電子注入），其具備 快速編程（寫入）速度。本案實施例揭示之技術提供一種抹除 操作，例如通道FN隧穿機制，其具備較小的記憶單元尺寸 及較低的操作電壓。本案實施例揭示之技術提供一種尺寸 可調記憶單元，其至少小於1 80奈米。例如，在本案一實施 例範例中，尺寸可調記憶單元之尺寸可縮減至大約90奈米 。本案之上述及其它論點將於下文中更加仔細地予以描述 〇 圖1A至圖1L例示本發明之非揮發性記憶元件之製備 方法的一實施例。在一實施例中，該記憶元件包含可應用 9 200919708 於快閃記憶體之—非揮發性SG-TANOROS記憶單元，其運 用同；丨电¥數的材料和氮化鈕層當作阻擋層並且將富矽氮 化矽區當作電荷儲存區。 圖1A例示一包含半導體材料之基板100之一實施例。在 貝施例中，該基板1 〇 〇包含p型單晶石夕基板。 •圖1B例示形成一氧化物_氮化物_氧化鋁_氧化物 ( mtride'Al2〇3-oxlde ’ 0ΝΑ0)層 11〇於該基板 1〇〇上之 灵轭例。在一貫施例中，該ONAO層11〇包含一第一氧化 物層112、—氮化物層114及—第二氧化物層116。 在一貫施例中，該第一氧化物層Π2係形成於該基板 〜〇上且包3由—氧化矽（Si〇2)構成之一隧穿介電區。在一 實施例中，該第-氧化物層112可藉由熱程序或高溫沈積製 程予以製備。該第—氧化物層112之-實施例可予以形成厚 度大h於25至55埃之間。在另—實施例中，該第一氧化 物層112可予以形成厚度大約為扣埃。 二-實施例中，該氮化物層114係形成於該第_氧化物 ^一上一且包含由富石夕氮化石夕⑻為)構成之—電荷儲存區 。在-貫施例中，該氮化物層m可予 至晴之間。在另—實施例中 成厚度大約為65埃。 』予以$ 声m在:且實中，該第二氧化物層116係形成於該氮化物 :择例中1氧化雖l2〇3)構成之—阻擋介電區。在- Λ °亥第一氧化物層1 1 6可予以來& ρ 至115埃。在另_〜 」予以形成厚度大約介於85 、另-^例中，該第二氧化物層116可予㈣ 10 200919708 « , 成厚度大約為100埃。 一圖1C例不形成—第一閘極層120於該〇NO層110上之一 實施例。在-實施例中，該第-閘極層120包含一氣化钽層 :亥第-閘極層12〇之其它實施例可包含一氮化鈦層。在一 戶、施例中’該第—閘極層12〇可予以形成厚度大約介於155 至 1 8 5 i矢之間。在另—φ, ^ ^. ** 牧力實鉍例中，該第一閘極層120可予以 形成厚度大約為150埃。 ， 圖1D例示形成一第二閘極層124於該第一閘極層丨2〇上 ' 之一貫施例。在各種實施例中，該第二閘極層124可視為一 電極層，其包含鎢（W)或氮化鎢（WN)。 在貝施例中，該隧穿介電區（即該第一氧化物層丨丨2) 之a %例係形成於該電荷儲存區（即該氮化物層丨丨4)及該 基板1 00之間，作為隧穿介電材料且降低該電荷儲存區（即 該氮化物層114)與該基板100間之漏電。該阻擋介電區（即該 第二氧化物層116)係形成於該電荷儲存區（即該氮化物層 114)及該第一閘極層12〇之間，俾便降低從該電荷儲存區（ 即該氮化物層1 14)至該第一閘極層12〇之漏電。在一實施例 中，該第一閘極層120及該第二閘極層124形成一控制閘極 〇 圖1E例示形成一保護層128於電極層124上之一實施例 。該保護層128之一實施例包含由氮化矽（SiN)構成之區。 本發明所屬技術領域中具有通常知識者應可體認該保護層 128可視為一硬遮罩，並未脫離本發明之揭示範圍。 圖1F例示局部飯刻該第一氧化物層1丨2、該氮化物層 200919708 11 4、該第二氧化物層i i … 該弟一閘極層12〇、該第二閘極 層124及該保護層128 # 而开7成~單元堆疊130於該基板1〇〇上 之-實施例。本發明所屬技術領域中具有通常知識者應可 體或各種餘刻技術均可搞 、用此一局部钱刻程序，而未脫離 本發明之揭示範圍。
圖1G例示形成—氧化物側壁部144及一氧化物側壁部 6於該基板1〇◦上與該單元堆疊別之側壁⑴及側壁⑴ 的戶'施例。參見圖1G，該單元堆疊13〇包含該第一側壁m 及°亥第—側壁134 ’其係從該基板1GG垂直延伸。復參圖1G 該氧化物側壁部144及該氧化物侧壁部i46係分別形成於 4早几堆®13G之第—側壁132及第二側壁134上，以便垂直 地乙伸於其旁側。該氧化物側壁部Μ*及該氧化物側壁部 之κ鉍例各包含一層由氧化物（例如二氧化矽）構成之 膜層’其％緣或隔離該第一氧化物層112、該氮化物層⑴ 名第一氧化物層116、該第一閘極層12〇及該第二閘極層 124之端部與其它膜層（包含該基板1〇〇)，俾便降低漏電流。 圖1H例示形成一間隙壁15〇及一間隙壁152於該基板 1 〇 〇上與該氧化物側壁部丨4 4及該氧化物側壁部丨4 6的一實 施例。參見圖1H ’該第一間隙壁15〇及該第二間隙壁152係 分別形成於該單元堆疊130之第一側壁132及第二側壁134 的万側且該氧化物側壁部144及該氧化物側壁部146係夾 置於其間。該第一間隙壁15〇及該第二間隙壁152包含氮化 矽（SiN) ’其與該保護層128相似。復參圖1H，該第一間隙 壁150及該第二間隙壁152之一上部係分別接觸該保護層 12 200919708 12 8之端部，以便形成一頂蓋16〇在該單元堆疊i3〇上。該頂 蓋160之一實施例包含氮化矽（siN)單元之連續組合，其包 含該第一間隙壁150、該保護層128及該第二間隙壁μ/'。 圖II例示形成一氧化物層140及一氧化物層142於該基 板1〇〇上且位於該氧化物側壁部144及該氧化物側壁部146 旁側之實施例。參見圖Π，一選擇閘極17〇係形成於該氧化 物層140上且在在該第一間隙壁15〇之旁側。該氧化物層14〇 及該氧化物層142之一實施例包含二氧化矽（Si〇2)，該選擇 閘極170之一實施例包含多晶矽。復參圖u，該選擇閘極17〇 可形成於該單元堆疊13〇之第一側壁132的旁侧，且該第一 間隙壁15 0及該弟一氧化物側壁部144係夾置於其間。在各 種實施例中’該選擇閘極17〇可視為字元線。 參見圖II，該氧化物層140係夹置於該選擇閘極17〇與 該基板1 00之間。因此，在一實施例中，在該選擇閘極電晶 體多晶矽閘極（即膜層170)下方之部分氧化物層140可視為 ^擇閘氧化物層1 72。在一實施例令，該選擇閘氧化物層 172可予以形成厚度大約介於80至200埃之間。在另一實施 例中，該選擇閘氧化物層172可予以形成厚度大約介於1〇〇 至15〇埃之間。在另一實施例中，該選擇閘氧化物層172之 可予以形成厚度大約為120埃。 圖1J例示形成一汲極區180於該基板1〇〇内之一實施例 。在一實施例中，形成該汲極區1 80係藉由將n+型摻質植入 該基板1〇〇内之汲極區180。在一實施例中，該汲極區18〇 係形成該基板1〇〇内，並低於該氧化物層14〇且在該選擇閘 13 200919708 氧化物層1 7 2之旁側。 圖1K例示形成一源極區182於該基板1 〇〇内之一實施例 。在一貫施例中’形成該源極區1 8 2係藉由將η+型推質植入 該基板1 00内之源極區1 82。在一實施例中，該源極區182 係形成該基板100内且低於該氧化物層142。 圖1L例示形成一通道區184於該基板10〇内之一實施例 。在一只施例中，§亥通道區184包含一 Ρ型通道區，其係形 (
成於該單元堆疊1 3 0之氧化物層112旁側且夾置於該汲極區 180與該源極區182之間。換言之，該ρ型通道區ι84係形成 於該基板100之中且位於該Ν型汲極區18〇與該ν型源極區 1 82之間’且έ亥電荷儲存層（即氮化物層丨14)位於該通道區 184上面。 本發明所屬技術領域中具有通常知識者應可體認，該 通道區184可包含形成於該基板ι〇〇内之一ρ型井，其可能藉 由ΡΝ接合或介電區而與該基板1〇〇之其它部分隔離；該隧穿 介電區（即該第一氧化物層112)係形成於該通道區184上，且 重&或躺在該汲極區18〇或該源極區182之至少一部分上。 本發明所屬技術領域中具有通常知識者應可體認，該通道 區184可在圖丨Α至圖1L所示之製程中的任一階段形成。 圖1A至圖1L所述之製程不應用以限制本發明之範圍 。在各種實施例中，可用個別的光罩定義膜層112、114、 116'120、124、128、140'142、15〇、152、17〇 之圖案， 且P型與聰導電型態可予以顛倒。本發明不應偶限於任何 特定記憶單元的形狀。在各種實施例中，該通道區184之全 14 200919708 2部分可為直立’且該電荷儲存層（即該氮化物層 王錢部分可形成於㈣板⑽叙— 堆疊m可包含-多階單元（multi_leveleeli)，“ = r (即该氮化物層m)分割為數個 …存層 一位元之資訊。除非本宰卜專利早7^可儲存 令木甲明專利乾圍有特別定義，否則 本發明不應侷限於任何特定材料。 則 ^例示圖W製備之記憶單元彻 之-貫施例。在某-方面，圖2所例示之編程操作可二 子藉由通道熱電子注入機制從該通道 ‘、、、私 a , 、匕iS4主入该氮化物 曰。如下所途，施加-正向偏壓於該第二閘極層124及 :源極區182，即將電子注入該氮化物層114，其係位於該 廷擇閘極170與該第二閘極層124之間隙。在一實施例中， 該氮化物層U4係作為電荷料層，心儲存或補陷負電荷
在一實施例中，當相對於該通道區184,施加電麼於該 第二閘極層m(即大約+5至+ 12伏特之Vg，例如+ι〇5伏則 1源極區182(即大約+4.5至+7 5伏特之％，例如％伏特） 以及該 >及極區180(即大約〇伏特之Vd)時，料道區⑻内之 部分電子獲得足夠能量而得以隨穿該介電區（即該第—氧 化物層m)而進人該電荷儲存區（即該氮化物層114)。這些 電子即受陷於該電荷儲存區，因而增加該記憶單㈣〇之門 檻電壓，其可視為-編程狀態或"〇”狀態。 在另-實施例中，該門植電壓之感測可藉由施加適當 電壓於該第二閘極層124、該基板⑽、該源極區182與該没 15 200919708 極區1 80〗《測該源極區i 82與該沒極區⑽間之電流。在 另一實施例中，#相對於該通道H184或《極區182/該汲 極區180，施加負電壓於該第二閘極層124時，該記憶單元 200之門檻電壓將下降，其可視為一抹除狀態或”"狀態。 下列表格列出圖2編程該記憶單元2〇〇之節點電壓的近 似值：
---- 範圍 近似值 _ Vg + 5至 + 12V + 10.5V Vd 〜ον 0V Vs Vw Vpwell +4.5 至 +7.5V +6.0V + 0.8 至 +2V + 1.2V 〜0V 0V 編程電壓表 圖3例示圖1A至圖匕製備之記憶單元2〇〇的抹除操作 之：實施例。在某一方面’圖3所例示之抹除操作可視為電 洞藉由通道FN隧穿機制從該通道區184隨穿至該氮化物層 114。如下所述，施加反向偏壓於該第二閘極層124(大約 -10.5伏特之Vg)並施加正向偏壓於該基板1〇〇之井區（大約 + 8伏特之Vpwell)，即將電洞從該基板丨〇〇之通道區1 注入 在該氮化物層114。在-實施例中，該氮化物層ιΐ4係作為 電荷儲存層，用以儲存或補陷正電荷。在另一方面，施加 反向偏壓於該第二閘極層124,負電荷即藉㈣隧穿機制從 該氮化物層114(即電荷儲存層）經由該第一氧化物層ιΐ2(即 隱牙介電層）而進入該基100板之通道區184。 16 200919708 所以’在一實施例中 士 扪〒田鉍加負電壓於該閘極區124 日守（即控制閘極）’負雷科雜士 PVTrt., # 貝电何猎由FNfe穿機制從該氮化物屛 經由該第一氧化物芦112rfF) μ + & θ 初層112而隧穿進入該基板1〇〇之 1 84。在一實施例中，兮口 _ 以 早凡之門檻電壓（Vt)被降低而 成為抹除狀態。 下列表格❹® 3抹除該記憶單元200之節點電壓的近 範圍 ----1 近似值 _γ^Ι -8 至-12V ---- -10.5V Vd 浮置 — 浮置 Vs 浮置 浮置 Vw 浮置 浮置 -Jewell + 8 至+9V + 8V 抹除電壓表 r
在-實施例中’⑨藉由&電子m編程該記憶單元 200’即在該源極區182與該汲極區“ο之間創造一電壓差， 且相對於該通道區184將該第二閘極層124驅動至一正電壓 ’俾便將該通道區184由p型反轉為關。如此，冑流將在該 、原極區1 82與該汲極區丨8〇之間經由該通道區丨84流動，俾便 將熱电子由該基板1〇〇之通道區184注入該電荷儲存區（即 忒氮化物層114)，其中該熱電子係穿透該隧穿介電區（即該 第氧化物層Π2)而注入該電荷儲存層。如前所述，這些 …电子係叉陷於該電荷儲存區（即該氮化物層丨丨4)。在另一 貫^例中’抹除該記憶單元200係相對於該通道區184或該 17 200919708 二閘極層124 源極區182或該汲極區18〇之一或二者，將該第 驅動至負電壓。 發明之技術内容及技術特點已揭示如上，然而本發 明所屬技術領域中具有通常知識者仍可能基於本發明讀 不及揭示而作種種不脫離本發明精神之替換及修飾。因此 ，本發明之保護範圍應不限於實施例所揭示者，而應包括 各種不脫離本發明之替換及修飾，並為以下之申請專利範 圍所涵蓋。
【圖式簡要說明】 圖1A至圖1L例示本發明之非揮發性記憶元件之製備 方法的一實施例； 圖2例示圖1A至圖1L製備之非揮發性記憶元件的編程 操作之一實施例；以及 圖3例示圖1 a至圖il製備之非揮發性記憶元件的抹除 才永作之'實施例。 【主要元件符號說明】 100基板 110 ΟΝΟ 層 112 氧化物層 114 氮化物層 116 氧化物層 12 0第一閘極層 12 4 弟二閘極層 128 保護層 18 200919708 130 單元堆疊 132 第一侧壁 134 第二侧壁 140 氧化物層 142 氧化物層 144 氧化物侧壁部 146 氧化物側壁部 150 第一間隙壁 152 第二間隙壁 160 頂蓋 170 選擇閘極 172 選擇閘氧化物層 180 >及極區 182 源極區 184 通道區 200 記憶單元

Claims (1)

  1. 200919708 十、申請專利範圍： 1 · 一種非揮發性記憶元件，包含： 一單元堆疊，包含： 一隧穿介電層，形成於一基板之一通道區上； 一電荷儲存層，形成於該隧穿介電層上； 一阻擋介電層，形成於該電荷儲存層上； 一氮化钽層，形成於該阻擋介電層上；以及 一控制閘極，形成於該氮化鈕層上； C 一選擇閘極，形成於該單元堆疊之一第一側壁旁侧； 士其中當施加一正向偏壓於該控制閘極及該選擇閘極 %，負電荷從該基板之通道區經由該隧穿介電層而注入該 電荷儲存層，從而將該負電荷儲存於該電荷儲存層之中； 以及 s ， 其中當施加一反向偏壓於該控制閘極，負電荷從該電 荷儲存層經由該隧穿介電層而隧穿進入該基板之通道區。 2_根據請求項丨之非揮發性記憶元件，其中該基板包含一 p f 型單晶矽基板。 3·根據請求項1之非揮發性記憶元件，其中該隧穿介電層包 含二氧化矽（si〇2)，其厚度大約介於25至55埃之間。 4. 根據請求項1之非揮發性記憶元件，其中該随穿介電層包 含二氧化矽（Si〇2)，其厚度大約為4〇埃。 5. 根據請求項1之非揮發性記憶元件，其中該電荷健存層包 含氮化矽（Si3N4)，其厚度大約介於50至80埃之間。 6. 根據請求項1之非揮發性記憶元件，其中該電荷儲存層包 含氮化石夕（SUN4) ’其厚度大約為65埃。 20 200919708 7· “項1之非揮發性記憶元件，其中該阻擋介電 3乳化銘（Al2〇3)，其厚度大約介於85至115埃之間曰匕 ”據請求们之非揮發性記憶元件，其中該阻撐二 含氧化叙㈧2〇3)，其厚度大約為轉。…層包 9. 項1之非揮發性記憶元件，其令該氮化纽層之严 度大約介於155至185埃之間。 厗 其中該氮化钽層之厚 其中β玄控制閘極包含 其另包含形成於該控 10. 根據請求項〗之非揮發性記憶元件 度大約為170埃。 11. 根據請求項I之非揮發性記憶元件 鎢（w)及氮化鎢（WN)兩者之一。 12. 根據請求項丨之非揮發性記憶元件六刀匕 制閑極上之一保護層，其包含氮化矽（ΜΝ) 13·根據請求項1之非揮發性記憶元件，其中該隨穿介電；、 该電荷儲存層、該阻擋介電層及該控制閘極形成-記憶單 7C於該基板上〇 14.根據請求項丄之非揮發性記憶元件，其另包含—第—氧化 物區、-第二氧化物區及一第三氧化物區，該第一氧化物 區係形成於該單元堆疊之第一側壁與該選擇閑極之間，該 第二氧化物區係形成於該單元堆疊之—第二侧壁旁側，該 第三氧化物區係形成於該選擇閘極與該基板之間。 15·根據請求項14之非揮發性記憶元件，其另包含一第一間隙 壁及一第二間隙壁，該第一間隙壁係形成於該第一氧二物 區及該選擇閘極之間，該第二間隙壁係形成於該第二氧化 物區旁側，該第-侧壁及該第二側壁包含氛化石夕（啊。 16_根據請求項r非揮發性記憶元件，其中該選擇間極包含 21 200919708 多晶硬。 17·根據μ求項！之非揮發性記憶元件，其另包含形成於該基 板内之-沒極區及一源極區，該沒極區係形成於該選擇閉 極旁側，該源極區係形成於該單元堆疊旁側且在該沒極區 之對面，言亥通道區係形成於該.汲極區及該源極區之間。 I根據請求項1之非揮發性記憶元件，其另包含形成於該選 擇間極與該基板間之一選擇㈣化物。 19·根據請求項18之非揮發性記憶元件，其中該選擇閘氧化物 包含-乳化石夕（Si〇2)，其厚度大約介於8〇至埃之間。 2〇.根據請求項18之非揮發性記憶元件，其中該選擇閉氧化物 包含一虱化矽（Si〇2)，其厚度大約為12〇埃。 21，一種非揮發性記憶元件之製備方法，包含： 形成—随穿介電層於一基板之一通道區上； 形成一電荷儲存層於該隧穿介電層上； 形成一阻擋介電層於該電荷儲存層上； 形成一氮化鈕層於該阻擋介電層上； 形成一控制閘極於該氮化钽層上；以及 形成一選擇閘極於該電荷儲存層旁側； 士其：當施加一正向偏麼於該控制閑極及該選擇閑極 %，儲存負電荷於該電荷儲存層之中；以及 其中當施加一反向偏塵於該控制間 該電荷儲存層之中。 f止電何於 22.根據請求項21之非揮發性記憶元件之製備方法， :正向偏Μ於該控制閑極及該選擇閑電 基板之通道區經由該隨穿介電層而注入該電荷二Π 200919708 便儲存負電荷於該電荷儲存層之中。 23·根據請求項21之非揮發性記憶元件之製備方法，其中施加 一反向偏壓於該控制閘極，導致正電荷從該基板之通道區 2由該隨穿介電層而直接隧穿進入該電荷儲存層，俾便儲 存正電荷於該電荷儲存層之中。 24.=據請求項21之非揮發性記憶元件之製備方法，其中該随 ^電層包含厚度大約為4Q埃之二氧切（siQ2)，該電荷 f =存層包含厚度大約為65埃之氮切（si3N4)，該阻擔介電 曰包合厚度大約為100埃之氧化鋁（Al2〇3)。 25·根據請求項21之非揮發性記憶元件之製備方法，其中該礼 ㈣層之厚度大約為17_，㈣控制閘極包含 ^ 氮化鎢（WN)兩者之一。 J 26.根據請求項21之非揮發性記憶元件之製備方法， 擇閉氧化物層包含二氧化石夕（Si〇2)，其厚度為= 27·根據請求項21之非揮發性記憶元件之製備方法，其另t 形成於該基板内之-汲極區及一源極區，該㈣ = 於該選擇閑極旁側，該源極區係形成於該單元堆疊的= 且在該汲極區之對面，該通道區係形成於該 極區之間。 久》亥源 23
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907902B1 (ko) * 2007-09-12 2009-07-15 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
US7973357B2 (en) * 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8389365B2 (en) 2011-03-31 2013-03-05 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8564044B2 (en) 2011-03-31 2013-10-22 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8669158B2 (en) 2012-01-04 2014-03-11 Mark D. Hall Non-volatile memory (NVM) and logic integration
US8658497B2 (en) 2012-01-04 2014-02-25 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8722493B2 (en) 2012-04-09 2014-05-13 Freescale Semiconductor, Inc. Logic transistor and non-volatile memory cell integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
US8728886B2 (en) 2012-06-08 2014-05-20 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell using a high-k dielectric
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US8741719B1 (en) 2013-03-08 2014-06-03 Freescale Semiconductor, Inc. Integrating formation of a logic transistor and a non-volatile memory cell using a partial replacement gate technique
US8716089B1 (en) 2013-03-08 2014-05-06 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US8877585B1 (en) 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9252152B2 (en) 2014-03-28 2016-02-02 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US20160172200A1 (en) * 2014-12-15 2016-06-16 United Microelectronics Corp. Method for fabricating non-volatile memory device
US9590059B2 (en) * 2014-12-24 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor to integrate with flash memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US6177318B1 (en) * 1999-10-18 2001-01-23 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate monos transistor
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7067737B2 (en) * 2003-09-16 2006-06-27 Mallen Kenneth J Cover plate
KR100578131B1 (ko) * 2003-10-28 2006-05-10 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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Publication number Publication date
US20090101961A1 (en) 2009-04-23
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