TW200905798A - Semiconductor device fabricating method - Google Patents

Description

200905798 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置的製造方法# 有關於一種半導體裝置的接觸孔製程。 ' 【先前技#ί】 隨著半導體製程微縮技術的不斷進步，以及、 消費性產品對尺寸、功能的可刻要求’都促使系系乞罕曰尸丨 (System on a Chip，SoC)成為電子產業中積體電路設★十的 主流趨勢。在一顆系統單晶片中即具備了邏輯元件、記，声 體元件和各種輸入/輸出（input/output，I/O)介面，因此一顆 晶片即擁有完整的糸統運作功能。舉例來說，液晶顯示器、 晶片需將以局電屋（例如30V或40V)來驅動的南壓金氧半 導體（high voltage metal oxide semiconductor transistor, HVMOS)，以及以低電壓或中電壓驅動（例如2_5V或5V) 的邏輯電路（logic circuit)或非揮發性記憶體（non-volatile memory)整合於同一晶片上。由於系統單晶片上的每一個 元件需要不同的崩潰電壓，因此如何使高電壓元件製程與 低電壓或中電壓元件製程相容，以及提高每一元件的可靠 度為·一重要問題。 在此技術領域中，有需要一種可整合不同元件之半導 體裝置的製造方法。

Client’s Docket No.: 96012 TT^ Docket No:0516-A41219-TW/Final/ianchen/070516 6 200905798 【發明内容】 本發明之一實施例提供一種半導體裝置的製造方法， 包括提供一基板，上述基板包括一邏輯元件區和一記憶體 元件區；分別於上述邏輯元件區和上述記憶體元件區中形 成一邏輯元件和一記憶體元件，其中上述邏輯元件具有一 第一石夕化物區和一第一石夕化物遮蔽區，而上述記憶體元件 具有一第二矽化物區和一第二矽化物遮蔽區；於上述基板 上形成一第一絕緣層，並覆蓋上述第一矽化物遮蔽區和上 述第二石夕化物遮蔽區；進行一石夕化製程，以於上述第一石夕 化物區和上述第二矽化物區上形成一矽化物層；全面性形 成一下層之第二絕緣層之和一上層之絕緣阻障層，並覆蓋 上述第一絕緣層和上述矽化物層。 本發明之另一實施例提供一種半導體裝置的製造方 法，包括提供一基板，上述基板包括一邏輯元件區和一記 憶體元件區；分別於上述邏輯元件區和上述記憶體元件區 中形成一邏輯元件和一記憶體元件，其中上述邏輯元件具 有一第一矽化物區和一第一矽化物遮蔽區，而上述記憶體 元件具有一第二矽化物區和一第二矽化物遮蔽區；於上述 基板上形成一第一絕緣層，並覆蓋上述第一矽化物遮蔽區 和上述第二矽化物遮蔽區；進行一矽化製程，以於上述第 一石夕化物區和上述第二石夕化物區上形成一石夕化物層；全面 性形成一下層之第二絕緣層之和一上層之絕緣阻障層，並 覆蓋上述第一絕緣層和上述矽化物層；全面性形成一介電 層，並覆蓋上述絕緣阻障層；進行一非等向性蝕刻步驟，

Client’s Docket No.: 96012 TT's Docket No:0516-A41219-TW/Final/ianchen/070516 7 200905798 移除上述第一矽化物遮蔽區和上述第二矽化物遮蔽區上的 部分上述第一絕緣層、上述第二絕緣層、上述絕緣阻障層 和上述介電層，以及上述矽化物層正上方的部分上述第二 絕緣層、上述絕緣阻障層和上述介電層，以形成複數個接 觸孔。 【實施方式】 以下利用第1至5圖’以更詳細地說明本發明較佳實 施例之半導體裝置的製造方法。在本發明各實施例中，相 同的符號表示相同或類似的元件。 請參考第1圖’其顯示本發明較佳實施例之半導體裝 置的製程剖面圖。首先，提供一基板200。在本發明較佳 貫施例中’基板200可為石夕基板。在其他實施例中，可利 用錯化石夕（SiGe)、塊狀半導體(bulk semiconductor)、應變半 導體（strained semiconductor)、化合物半導體（compound semiconductor)、絶緣層上覆矽（siliC0I1 〇n insulator, SOI)， 或其他常用之半導體基板。基板200可植入P型或N型不 純物，以針對設計需要改變其導電類型。可於基板200中 形成複數個淺溝槽隔離物206，以定義出一邏輯元件區 (logic device region)202 和一記憶體元件區（memory device region)204兩個區域，並電性隔絕邏輯元件區202和記憶 體元件區204。接著，分別於邏輯元件區202和記憶體元 件區204中形成一邏輯元件210和一記憶體元件216。邏 輯元件210可包括N型金氧半場效電晶體（N-type metal-oxide-semiconductor field-effect transistor, NMOS) '

Client’s Docket No.: 96012 TT's Docket No:0516-A41219-TW/Final/ianchen/070516 0 200905798 P 型金氧半場效電晶體（P-type metal-oxide-semiconductor field-effect transistor，PMOS)、互補式金氧半場效電晶體 (complementary metal-oxide-semiconductor field-effect transistor, CMOS)或雙載子電晶體-互補式金氧半場效電 晶體-雙重擴散型金氧半場效電晶體 (bipolar-CMOS-DMOS(double-diffiised MOS)，BCD)、二極 體（diode)、雙載子電晶體(bipolar junction transistor, BJT)、 電阻(resistor)、電容（capacitor)或電感（inductor)。而記憶體 元件216可為例如單次程式化非揮發性記憶體元件（one time programming non-volatile memory device, OTP device) 之非揮發性記憶體（non-volatile memory device) ° 在如第 1 圖所示之本發明較佳實施例中，邏輯元件21〇可為雙載子 電曰a體-互補式金氧半場效電晶體-雙重擴散型金氧半場效 曰曰體(BCD)之南壓半導體元件，其包括一閘極212和一 源/汲極214 ;而記憶體元件216可為單次程式化非揮發性 記憶體元件（OTP device)。同樣地，記憶體元件216係包括 一閘極218和一源/没極220。 然後’順應性於基板200 —第一絕緣層222，並覆蓋 邏輯元件210和記憶體元件216。例如，可利用化學氣相 >儿積法（Chemical Vapor Deposition, CVD)等薄膜沉積方式 形成第一絕緣層222，其材質可包括二氧化矽（&〇2)。 第2圖係顯示開口 226a和226b的形成方式。全面性 形成一光阻層224，並覆蓋第一絕緣層222。接著，利用一 光罩層240，其包括複數個不透光區242和複數個透光區

Client’s Docket No.: 96012 TT s Docket No:0516-A41219-TW/Final/ianchen/070516 200905798 244，以進行一微影製程246 ’並於邏輯元件區202的光阻 層224中形成開口 226a，且同時於記憶體元件區204的光 阻層224中形成開口 226b’並暴露出部分第一絕緣層222。 光阻層224的開口 226a、226b係分別定義邏輯元件區202 和記憶體元件區204的矽化物區223b的形成位置。而光阻 層224係分別遮蔽邏輯元件區202以及記憶體元件區204 的矽化物遮蔽區223a。 苐3圖係顯示碎化物層228a和228b的形成方式。進 行一非等向性蝕刻步驟，移除未被光阻層224覆蓋的部分 第一絕緣層222，以形成第一絕緣層222a。然後，移除光 阻層224。再進行一石夕化製程（silicide process)，以於未被 第一絕緣層222a覆蓋的矽化物區223b中形成矽化物層 228a和228b。例如，可利用物理氣相沉積等薄膜沉積方 式，全面性形成一層例如鶴（W)、銘（Co)或鈦（Ti)的金屬薄 層。接著，經由爐管或快速熱處理的退火製程，在純度極 高的氣體（氮氣或氬氣）中，使金屬薄層與含有矽的邏輯元 件區202的閘極212的界面反應而自對準（self-aligned)地形 成例如為閘極矽化物層之矽化物層228a，且同時於記憶體 元件區204的源/汲極220的界面反應而自對準（self-aligned) 地形成例如為源/汲矽化物層之矽化物層228b。最後，移除 未與邏輯元件區202的閘極212或記憶體元件區204的源/ 汲極220的界面反應的金屬薄層。矽化物層228a和228b 可包括矽化鎢（WSix)、矽化鈷（CoSix)或矽化鈦（TiSix)，其 可降低閘極212或源/汲極220的接面接觸電阻。第一絕緣

Client’s Docket No_: 96012 TT's DocketNo:0516-A41219-TW/Final/ianchen/070516 ln 200905798 層222a可視為一電阻保護層㈣仏恤pr〇tect 〇xide iayer, RPO layer)’電阻保護層係用於遮蔽禁止形成矽化物的區 域，例如矽化物遮蔽區223a，防止後續的矽化製程於上述 區域形成矽化物，以維持上述區域的電性。上述禁止形成 石夕化物的區域可包括電阻區（resist〇r regi〇n)、靜電防護區 (electrostatic discharge region，ESD region)、高壓元件的源/ 汲極區或記憶體元件的閘極區。在本發明較佳實施例中， 第一絕緣層222a係覆蓋邏輯元件210的源/汲極區214和 記憶體元件216的閘極218。 接著，如第4圖所示，全面性形成一下層第二絕緣層 230和一上層之絕緣阻障層232，並覆蓋第一絕緣層222& 和矽化物層228a、228b。例如，可利用化學氣相沉積法 (Chemical Vapor Deposition, CVD)等薄膜沉積方式，於第 一絕緣層222a和矽化物層228a、228b上依序形成第二絕 緣層230和絕緣阻障層232。第二絕緣層23〇可包括二氧 化矽（Si〇2) ’而絕緣阻障層232的材質可包括氮化矽（Si3N4) 或氮氧化矽（SiON)。第一絕緣層222a和第二絕緣層23〇較 佳可包括相同材質’且第二絕緣層230的厚度丁2較佳大於 第一絕緣層222a的厚度Τ!。。在本發明較佳實施例中， 第二絕緣層230和絕緣阻障層232可阻擋後續金屬化連線 製程所產生的移動離子（mobile ion)進入記憶體元件2丨6中 改變儲存資料（data)的狀態，進而影響記憶體元件216的資 料保存度（data retention)。如第4圖所示，矽化物遮蔽區 223a係被二氧化矽（Si〇2)組成的第一絕緣層222a和第二絕

Clients Docket No.: 96012 TT's Docket No:0516-A41219-TW/Final/ianchen/070516 11 200905798 緣層230覆蓋，而矽化物區僅被第二 蓋，絕緣層的戸痄至丸一 家層復 子度差為弟一絕緣層222a的厚度丁丨。在本 ^明車乂仏貫施爿中，可以適當地控制第-絕緣層222a厚度 1使夕化物遮蔽區223a與矽化物區223b正上方絕緣声 的厚度差較佳介於磁至爐之間，更佳介^ Π 200人之間。 、υυ s

乂第5圖係顯示接觸孔238a和238b的形成方式。全面 f开y成』！電層236，再進行例如為化學機械研磨製程 (CMP)之平坦化製程以平坦化介電層236的表面。接著， 利用一圖案化光阻層（圖未顯示）定義出接觸孔238a和238b 勺/成4置再進行一非等向性姓刻步驟，移除未被圖案 化光阻層覆蓋之部分介電層236，直到絕緣阻障層M2。然 後，進行:過蝕刻步驟(〇Ver_etch)，移除第一矽化物遮蔽區 223a和第二矽化物遮蔽區225a上的部分第一絕緣層 222a、第二絕緣層230和絕緣阻障層232 ,以及矽化物層 228a、228b正上方的部分第二絕緣層23〇和絕緣阻障層 232 ,以形成複數個接觸孔23如和238b，且露出邏輯元件 214的源/汲極214和記憶體元件216之源/汲極22〇上的矽 化物層228b。例如，可利用化學氣相沉積法（Chemkal vap〇r Deposition, CVD)或自旋塗佈（Spin_on coating)等方式形成 ”笔層236 ’其材兔可包括未捧雜石夕玻璃（und〇ped silicate glass，USG)、石粦石夕玻璃（phosphorus silicate glass, PSG)、 氟石夕玻璃（FSG)、石朋填石夕玻璃（boron phosphorus silicate glass, BPSG)、氟化四乙基正矽酸鹽（ftEOS)、含矽倍半氧

Client’s Docket No.: 96012 XT's Docket No:0516-A41219-TW/Final/ianchen/070516 12 200905798 烷(HSQ)以及其他低介電常數材料（介電常數低於4)。經過 上述製程之後，形成本發明較佳實施例之半導體裝置250。 本發明較佳實施例之半導體裝置250,係於矽化物遮 蔽區223a上形成第一絕緣層222a後，再全面性於石夕化物 遮蔽區223a和石夕化物區223b上方形成—較厚的第二絕緣 層230。在形成矽化物遮蔽區223a上的接觸孔238a和石夕 化物區223b上的接觸孔23 8b之製程期間，兩者所吃穿之 一氧化梦（Si〇2)組成的 '纟巴緣層的厚度差即為第一絕緣層 222a的厚度Τι。由於秒化物遮蔽區223a與石夕化物區223b 上方之二氧化矽（Si〇2)組成的絕緣層厚度差較佳控制為 50A至250λ之間。所以，於形成接觸孔238a和238b時， 不會產生因石夕化物遮蔽區223a與石夕化物區223b正上方的 絕緣層厚度差值過大而造成石夕化物遮蔽區223a接觸孔開 路（contact open) ’或是矽化物區223b之接觸孔過度蝕刻而 穿透矽化物層238b等問題。 本發明較佳實施例之半導體裝置250,係包括邏輯元 件214和記憶體元件216。藉由第一絕緣層222a係用來覆 蓋邏輯元件區214和記憶體元件216之禁止形成石夕化物的 區域，例如石夕化物遮蔽區223a。而第二絕緣層230a係主 要用來覆盖記憶體元件216以防止移動離子(mobile ion)進 入記憶體元件216中改變儲存資料(data)的狀態，進而影響 記憶體元件216的資料保存度（data retention)。且藉由控制 上述不同元件之矽化物遮蔽區與矽化物區正上方之二氧化 矽（Si02)絕緣層厚度差，以使上述製程可於同一晶片中整合

Client's Docket No.: 96012 TT’s Docket N〇:0516-A41219-TW/Final/ianchen/070516 13 200905798 不同的元件，且可避免元件可靠度下降的問題。 雖然本發明已以較佳實施例揭露如上，缺立並非用以 限定本發明’任何熟悉此項技藝者，在不脫離本發明之精 神和範圍内’當可做些許更動與，，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 弟1至5圖為本發明較彳土貫施例之半導體裝置的製程 剖面圖。 【主要元件符號說明】 200〜基板；202〜邏輯元件區；204〜記憶體元件區；206〜 淺溝槽隔離物；210〜邏輯元件；212〜閘極；214〜源/汲極； 216〜記憶體元件；218〜閘極；220〜源/汲極；222、222a〜 第一絕緣層；223a〜矽化物遮蔽區；223b〜矽化物區；224〜 光阻層；226a、226b〜開口； 228a、228b〜矽化物層；230、 230a〜第二絕緣層；232、232a〜絕緣阻障層；236〜介電層； 238a、238b〜接觸孔；240〜光罩層；242〜不透光區；244〜 透光區；246〜微影製程；250〜半導體裝置；Tl、T2〜厚度。

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Claims (1)

1. 200905798 十、申請專利範圍： 1. 一種半導體裝置的製造方法，包括下列步驟： 提供一基板，該基板包括一邏輯元件區和一記憶體元 件區， 分別於該邏輯元件區和該記憶體元件區中形成一邏輯 元件和一記憶體元件，其中該邏輯元件具有一第一矽化物 區和一第一石夕化物遮蔽區，而該記憶體元件具有一第二石夕 化物區和一第二石夕化物遮蔽區； 於該基板上形成一第一絕緣層，並覆蓋該第一矽化物 遮蔽區和該第二石夕化物遮蔽區； 進行一矽化製程，以於該第一矽化物區和該第二矽化 物區上形成一石夕化物層；以及 全面性形成一下層之第二絕緣層之和一上層之絕緣阻 障層，並覆蓋該第一絕緣層和該矽化物層。 2. 如申請專利範圍第1項所述之半導體裝置的製造方 法，更包括： 全面性形成一介電層，並覆蓋該絕緣阻障層；以及 進行一非等向性蝕刻步驟，移除該第一矽化物遮蔽區 和該第二矽化物遮蔽區上的部分該第一絕緣層、該第二絕 緣層、該絕緣阻障層和該介電層，以及該石夕化物層正上方 的部分該第二絕緣層、該絕緣阻障層和該介電層，以形成 複數個接觸孔。 3. 如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該第二絕緣層的厚度大於該第一絕緣層的厚度。 Client's Docket No.: 96012 TT5s Docket No:0516-A41219-TW/Final/ianchen/070516 15 200905798 4.如申請專利範圍第3項所述之半導體裝置的製造方 法，其中該第一絕緣層的厚度介於5〇Α至250Α之間。 5·如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該第一絕緣層與該第二絕緣層包括相同材質。 6. 如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該第一絕緣層或該第二絕緣層為二氧化矽。 7. 如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該絕緣阻障層包括氮化石夕或ll氧化石夕（SiON)。 8. 如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該邏輯元件包括N型金氧半場效電晶體(N-type metal-oxide-semiconductor field-effect transistor, NMOS) ' P 型金氧半場效電晶體（P-type metal-oxide-semiconductor field-effect transistor, PMOS)、互補式金氧半場效電晶體 (complementary metal-oxide-semiconductor field-effect transistor, CMOS)或雙載子電晶體-互補式金氧半場效電 晶體-雙重擴散型金氧半場效電晶體 (bipolar-CMOS-DMOS(double-diffused MOS), BCD)、二極 體（diode)、雙載子電晶體(bipolar junction transistor，BJT)、 電阻(resistor)、電容（capacitor)或電感（inductor)。 9. 如申請專利範圍第1項所述之半導體裝置的製造方 法，其中該記憶體元件為單次程式化非揮發性記憶體元件 (one time programming non-volatile memory device, OTP device) ° 10·如申請專利範圍第1項所述之半導體裝置的製造 Client’s Docket No·: 96012 TT^ Docket Νο:0516-Α41219-TW/Final/ianchen/070516 16 200905798 方法，其中該第一矽化物區位於該邏輯元件的一閘極。 11.如申請專利範圍第1項所述之半導體裝置的製造 方法，其中該第二矽化物區位於該記憶體元件的一源/汲 極0 Client's Docket No.: 96012 TT5s Docket No:0516-A41219-TW/Final/ianclien/070516