TW200849251A - Per byte lane dynamic on-die termination - Google Patents

Description

200849251 九、發明說明 【發明所屬之技術領域】 本發明主要有關於一種積體電路的領域 一位元組巷道之動態晶粒上終端之系統、方 【先前技術】 諸如記憶體裝置之積體電路的操作頻率 爲了利用這些高頻率，運算系統設計成以相 匯流排及在系統構件之間傳送信號。 當以高頻在系統構件之間（例如在積體 送與接收資料時可能會遇到某些困難。匯流 般表現，其中阻抗不匹配導致信號反射以及 端電阻可藉由匹配阻抗而最小化信號反射而 上的信號品質。 傳統記憶體系統，如雙資料率（DDR ) 記憶體裝置（DRAM )典型具有多點匯流排 在母板上的電阻器加以終止。在其他傳統記 終端電阻器位在積體電路上。 「晶粒上終端（On-Die Termination; 位在積體電路上的終端電阻。在傳統系統中 算系統時設定ODT的値。在初始化之後， 間設定的那個値來啓動或撤銷Ο D T。 【發明內容】 ，詳言之，每 法及設備。 持續地增加。 當的頻率沿其 電路之間）傳 排如同傳輸線 干擾效應。終 用來維持互連 動態隨機存取 架構，其以位 憶體系統中， 〇TD )」係指 ，當初始化運 可以初始化期 -5- 200849251 本發明之實施例主要有關於每一位元組 粒上終端之系統、方法及設備。在一些實施 路包括用於獨立編程透過互連耦合在一起之 路之每一個的至少一晶粒上終端（ODT )値 述其他實施例並主張其之專利權。 【實施方式】 本發明之實施例主要有關於每一位元組 端（ODT )的系統、方法及設備。連接至一 匯流排）的複數個積體電路（如記憶體裝置 支援動態 ODT。在一些實施例，各積體電 個別切換於多個不同預定的ODT値（如從 。可適當切換ODT値以支援幾乎所有操作 狀態、讀取/寫入狀態等等）。在有關於記 些實施例中，可使用多用途暫存器（MPR) 個別編程ODT値到各個DRAM。本發明的 例如允許使用在記憶體通道上之兩個記憶體 度大於1066 MT/s的四排（rank)。 第1圖爲描繪根據本發明之一實施例實 之選擇的態樣之高級區塊圖。系統1 〇 〇包括 與積體電路120耦合之積體電路110 (如諸 器之控制器）。在一些實施例中，互連1 3 0 巷道1 3 2所構成。一條位元組巷道係指寬度 通道的一個8位元部分（如64位元之記憶 巷道之動態晶 例中，積體電 複數個積體電 之邏輯。已描 巷道晶粒上終 互連（如資料 )的每一個可 路（1C )能夠 20-120 歐姆） (如主動/被動 憶體系統之一 的寫入能力來 此種實施例可 模組，包括速 施的運算系統 ί經由互連1 3 0 如記憶體控制 由數條位元組 大於8位元之 體通道的8位 -6- 200849251 元部分）。 應可了解到每一個位元組巷道的路由長度會隨著數個 因素而改變。例如，針對各個使用不同形狀因數的系統 100，路由長度會有所不同。每一個積體電路120的較佳 終端値（RTT )部分取決於位元組巷道之阻抗。 積體電路110尤其包括ODT控制邏輯112。在一些 實施例中，〇 D T控制邏輯1 1 2能夠個別控制每一個位元 組巷道132 (以及對應的每一個積體電路120 )的ODT値 。此致使ODT控制邏輯1 1 2能夠增進高速互連（如互連 1 3 0 )之性能，即使例如每一個形狀因數之位元組巷道 13 2的長度都不同。將於下參照第2至8圖進一步討論 ODT控制邏輯及每一位元組巷道之終端的選擇態樣。爲 方便討論，參照記憶體系統討論本發明之實施例。然而， 應了解到本發明之實施例不限於記憶體系統。 第2圖爲描繪根據本發明之一實施例實施的運算系統 之選擇的態樣之高級區塊圖。運算系統200包括控制器 202及兩個記憶體通道204。控制器202可爲至少部分控 制處理器（未圖示）與一或更多積體電路（如記憶體裝置 )之間的資訊傳送之任何種類的控制器。在一些實施例中 ，控制器202爲記憶體控制器。控制器202包括晶粒上終 端（ODT)控制邏輯206。將於下進一步描述，在一實施 例中，Ο D T控制邏輯2 0 6針對系統2 0 0中的至少一些積 體電路決定一或更多適當的ODT値。 記憶體通道204包括記憶體模組2 1 0，各例如具有兩 200849251 排記憶體裝置（如一側各一排）。記憶體模 印刷鼠路板上’並且沿著一邊緣的兩側有指 能夠插入保持系統之其他構件的另一電路板 中。模組2 1 0上設有記憶體裝置2丨2。記憶 品類動態隨機存取記憶體（DRAM )，如雙 )DRAM。在一實施例中，各模組21〇包括 的每一側上一排）。暫存器2 1 4可接收並儲 訊。

在一實施例中，控制器2 0 2經由互連2 耦合。互連2 1 6可包括任意數量的資料線、 選擇線及/或其他線。此外，記憶體控制器 上終端（ODT )線220與各排耦合。在一實 線2 2 0提供記憶體裝置2 1 2的Ο D T啓動信 信號係指啓動一積體電路或一群積體電路之 。將於後進一步討論，ODT線220亦可提伯 信號給記憶體裝置2 1 2。Ο D T値選擇信號係 0 D T値之信號。在一些實施例中，〇 D T啓 整排記憶體裝置212的ODT。類似地，在 ，ODT値選擇信號選擇一整排記憶體裝置： 。在此種實施例中，一排內之記憶體裝置的 菊鍊串接在一起，使得相同的ODT信號（《 號及ODT値選擇信號）可在排內的記憶體 然而，將於後進一步討論，每一個個別的記 所用的特定ODT値可能不同。亦即，ODT 組2 1 0可基於 狀物，以產生 上之連接器之 體裝置可爲商 資料率（DDR 兩排（如模組 存對應排之資 1 6與模組2 1 0 位址線、晶片 202經由晶粒 :施例中，ODT 號。ODT啓動 ,ODT的信號 姿ODT値選擇 指指示希望的 動信號啓動一 一些實施例中 Π2的ODT値 f ODT接腳爲 旧ODT啓動信 裝置間路由。 憶體裝置2 1 2 値選擇信號可 200849251 命令一排內的所有記憶體裝置使用主要〇 D T値，但每一 個記憶體裝置所用之特定主要〇 D Τ値則不同（例如取決 於對應於記憶體裝置之位元組巷道的長度）。 第2圖中所示之記憶體通道、記憶體模組及記憶體裝 置的數量僅爲例示性。本發明之一實施例可具有不同數量 的記憶體通道、不同數量的記憶體模組及/或不同數量的 記憶體裝置。此外，第2圖中所示的拓撲與架構僅爲例示 性。本發明之一實施例可具有不同的拓撲及/或不同的架 構特徵。 第3圖爲描繪根據本發明之一實施例實施的運算系統 之選擇的態樣之區塊圖。運算系統3 00包括記憶體控制器 310及g3憶體裝置330，兩者藉由互連320耦[合在一起。 在一些實施例中，記憶體控制器3 1 0爲運算系統3 00的晶 片組之一部分，而記憶體裝置3 3 0爲運算系統3 00之記憶 體子系統的一部份。記憶體裝置3 3 0可爲DRAM，如 DDR3同步DRAM ( SDRAM )。互連3 2 0廣義地代表例如 數個不同的資料線、位址線、控制線及類似者。 記憶體控制器3 1 0包括輸入/輸出（I / Ο )電路3 1 2及 ODT控制邏輯314。I/O電路312可爲適合與記憶體裝置 3 3 0傳送及接收資訊（如資料、0DT信號、位址等等）之 任何I/O電路。在一些實施例中，ODT控制邏輯3丨4個別 決定記憶體裝置3 3 0之一或更多適當的ODT値。例如， Ο D T控制邏輯3 1 4可動態決定在讀取及寫入操作期間該 使用之記憶體裝置3 3 0的適當之ODT値。將於後進一步 200849251 討論，參照第5至7圖，控制邏輯3 1 4可例如在初始化程 序（如開機）期間將適當的ODT値編程到記憶體裝置 3 3 0 中。 記憶體裝置3 3 0包括I/O電路3 3 2、終端電阻邏輯 3 3 4及控制邏輯340。I/O電路3 3 2可爲適合與記憶體控 制器3 1 0傳送及接收資訊（如資料、〇 d T信號、位址等 等）之任何I/O電路。在一些實施例中，終端電阻邏輯 3 3 4包括可被選擇性啓動之複數個終端腳，以動態提供複 數個終端電阻給I/O電路3 3 2。 記憶體裝置3 3 0透過複數個接腳耦合至互連3 20，例 如接腳3 3 6及3 3 8。「接腳」一詞泛指積體電路之電性連 結（如積體電路上之襯墊或其他電性接點）。爲方便說明 ，第3圖描繪一個別的接腳3 3 6，但應了解到，典型上， 可使用複數個接腳來傳達資料、位址、命令（如讀取/寫 入接腳）及類似者。在一實施例中，接腳3 3 8爲ODT接 腳。ODT接腳係指在一些傳統系統中接收ODT啓動信號 的接腳。 在一些實施例中，控制邏輯340允許在ODT接腳 3 3 8上多工（如時間多工）兩或更多信號。例如，在一些 實施例中，控制邏輯340允許在ODT接腳3 3 8上多工 ODT啓動信號及ODT値選擇信號。在一些實施例中’控 制邏輯340可辨識及閂鎖在〇DT接腳3 3 8上多工之不同 信號的每一個。閂鎖可維持不變一段時間（如數個時脈週 期）以拒絕例如控制器3 1 0對於問鎖狀態的重設。在界定 -10- 200849251 時間長度之後，控制邏輯3 4 0可允許狀態的重設以將 ODT接腳的控制還給控制器3 i 〇。 在一些實施例中，控制邏輯340包括ODT啓動邏輯 342及ODT値選擇邏輯344。ODT啓動邏輯3 42偵測 ODT接腳3 3 8上的ODT啓動信號並且回應於接收到ODT 啓動信號而啓動終端電阻邏輯3 3 4。在一些實施例中， ODT啓動邏輯342包括閂鎖346。閂鎖3 46辨識及閂鎖在 ODT接腳3 3 8上接收到的ODT啓動信號。閂鎖在偵側到 ODT啓動信號之後維持不變一段預定的時間。例如，在 一些實施例中，閂鎖3 46在偵側到ODT啓動信號之後維 持不變兩時脈週期。因爲閂鎖346維持不變一段預定的時 間，可在ODT接腳3 3 8上接收額外的信號（如ODT値選 擇信號）而不重設ODT啓動信號。在一些實施例中，可 組態閂鎖346維持不變時期（如藉由在暫存器中的一値中 設定一値）。 在一些實施例中，記憶體裝置3 3 0能夠決定何時撤銷 其之ODT(例如何時撤銷終端電阻邏輯3 3 4 ) 。「終止長 度」泛指ODT爲啓動之時間量。ODT啓動邏輯342的所 示實施例包括終止長度控制邏輯3 5 0。終止長度（TL )控 制邏輯3 5 0決定終端電阻邏輯3 3 4所提供之ODT的適當 終止長度。 在一些實施例中，T L控制邏輯3 5 0至少部分根據從 控制器3 1 0接收的命令（如讀取或寫入命令）來決定終止 的長度。例如，在一些實施例中’ TL控制邏輯3 5 0解碼 -11 - 200849251 (或部分解碼）接收到的命令並且決定與該命令關 發長度。TL控制邏輯3 5 0可接著至少部分根據 度來決定終止長度。例如，終止長度可至少部分根 :BL/M + N (其中BL爲所關聯之命令的叢發長度 一些實施例中，Μ及N皆等於二。在一替代的實 ，終止長度可根據不同的式子及/或Μ及/或Ν的値 〇 在一些實施例中，TL控制邏輯3 5 0在終止長 後撤銷ODT。控制邏輯340可接著將ODT的控制 制器310。將ODT的控制還給控制器310可包括 許控制器310設定/重設閂鎖346及3 4 8。 ODT値選擇邏輯344偵測ODT接腳3 3 8上的 選擇信號，並且（至少部分）根據接收到的〇 D Τ 信號來設定終端電阻邏輯3 3 4的電阻位準。可分別 系統初始化期間以主要及次要ODT値來組態暫存 及3 5 4。在一些實施例中，Ο D Τ控制邏輯3 1 4以各 體裝置3 3 0特定的ODT値來個別組態暫存器352 。ODT値選擇邏輯344可接著根據接收到的〇DT 信號從暫存器352及354其中之一選擇〇DT値。 若ODT値選擇信號爲（邏輯）高，則〇DT値選 3 4 4可從暫存器3 5 2選擇値。類似地，若〇 d Τ値 號爲低，貝ODT値選擇邏輯3 44可從暫存器354 。在一些實施例中，〇 D Τ値選擇邏輯3 4 4包括閂鏔 閂鎖3 4 8辨識及閂鎖在ODT接腳3 3 8上接收到的 聯之叢 叢發長 據式子 )。在 施例中 可不同 度到期 還給控 例如允 ODT値 値選擇 在例如 器352 個記憶 及354 値選擇 例如， 擇邏輯 選擇信 選擇値 [3 48 ° ODT値 -12- 200849251 選擇信號。閂鎖3 4 8可在偵測到〇 d T値選擇信號之後維 持不變一段預定的時間。 第4圖爲描繪根據本發明之一實施例之以〇dt値編 程DRAM的選擇之態樣的高級流程圖。在4〇2初始化運 算系統（如第2圖中所示的系統200 )。初始化運算系統 可包括啓動系統、從低電力狀態供電給系統、重設系統（ 或系統之一部分）及類似者。 參照程序區塊404，編程各DRAM的ODT値。在一 些實施例中，運算系統的基本輸入/輸出系統（BIOS )管 理初始化的態樣。在其他實施例中，運算系統的記憶體控 制器管理初始化的態樣。編程各DRAM的ODT値的程序 可包括於記憶體系統中的各D R A Μ之一或更多暫存器中 個別設定0DT値。例如，〇DT値可序列地寫入到各 DRAM，將於後參照第5圖進一步討論。 於4 06運算系統開始正常操作。例如，可發出讀取及 寫入操作至記憶體裝置。在一些實施例中，各記憶體裝置 能夠在讀取及寫入操作期間應用不同的終端値至資料匯流 排。 第5圖爲描繪根據本發明之一實施例之以〇DT値個 別編程DRAM的選擇之態樣的槪念圖。在一些實施例中 ，控制器5 02知道哪些位元組巷道（BL )群集在一起成 爲哪些位元組巷道長度範圍。例如，控制器5 02知道BL 0及BL 1具有最短的長度範圍（如2.5至3.5英吋）。類 似地，控制器5 0 2知道B L 6及B L 7具有最長的長度範圍 -13- 200849251 (如4至5英吋）。在一些實施例中，控制器根據例如系 統的設計準則而得知此。 每一個DRAM可具有對應於其對應之位元組巷道的 長度之DRAM識別符（DRAM ID )。在一些實施例中， 控制器502例如根據查詢表504分配DRAM ID至DRAM 。查詢表5 04可包括數個DRAM ID 5 06及其對應的位元 組巷道長度範圍5 0 8。在一些實施例中，控制器5 0 2串列 式寫入適當的DRAM ID到各DRAM之暫存器（如MRP ) 中〇 在分配了 DRAM ID後，控制器502可發送資料至整 排記憶體。資料可包括特定DRAM ID (如對應於所示之 實施例的BL 2之DRAM ID )，以及對應於DRAM ID的 ODT値，如區塊510所示。可在超過一寫入週期中發送 資料（如第一寫入週期針對DRAM ID及第二寫入週期針 對ODT値）。各DRAM可比較接收到的DRAM ID及其先 前儲存的 DRAM ID。在一些實施例中，若接收到的 DRAM ID匹配所儲存的DRAM ID，貝ij DRAM接受ODT 値（如5 14 )。重覆程序直到已獨立編程各DRAM的ODT 値。 在一些實施例中，MPR的寫入能力用來將0DT値個 別編程到各DRAM之中。例如，若比較器（如5 1 8 )匹配 接收到的DRAM ID及內部儲存的DRAM ID ’ DRAM可能 僅進入模式暫存器設定（mode register set; MRS)寫入 模式。在一些實施例中，MRS可包括兩個寫入週期跟隨 -14- 200849251 在MRS命令之後的改良。第一寫入週期可包括DRAM ID 及第二寫入週期可包括對應的ODT値。 第6圖爲描繪根據本發明之一實施例的每一位元組巷 道終端之選擇的態樣之流程圖。參照程序區塊602，記憶 體裝置（如DRAM)接收指示裝置進入非操作模式之命令 。在一些實施例中，該命令爲MRS命令及非操作模式爲 MRS寫入模式。在替代的實施例中，可使用不同的命令 及/或非操作模式。 在6 04記憶體裝置於第一寫入週期中接收ID。在606 記憶體裝置比較接收到的ID及先前儲存的ID。若接收到 的ID匹配先前儲存的ID，則於608記憶體進入非操作模 式（如MRS寫入模式）。 參照程序區塊6 1 0，在後一個寫入週期中，記憶體裝 置接收指明至少一 〇 D T値的資料。在一些實施例中，記 憶體裝置接收可用來設定不同狀態（如主動/被動）及/或 不同操作（如讀取/寫入）之不同終端値的兩或更多〇DT 値。於612將0DT値寫入記憶體裝置上的一或更多暫存 器中。在一些實施例中，0DT値寫入記憶體裝置的MPR 。在替代的實施例中，可使用不同的暫存器。針對各 DRAM重覆程序，如6 1 4所示。 第7A及7B圖爲分別描繪運算系統700及800的選 擇態樣之區塊圖。運算系統700包括與互連720耦合之處 理器71〇。在一些實施例中，詞彙處理器及中央處理單元 (CPU )可互相交換使用。在一實施例中，處理器71〇爲 -15- 200849251 可從美國加州聖塔克拉（Santa Clara)的英特爾公 之XEON⑧家族中的處理器。在一替代的實施例中 用其他的處理器。在一些實施例中，處理器7 1 0可 個處理器核心。 在一*貫施例中’晶片7 3 0爲晶片組的構件。互 可爲點對點互連或其可連接至（如晶片組的）兩或 片。晶片73 0包括記憶體控制器740，其可與（如 中所示之）主記憶體系統耦合。在一替代實施例中 體控制器740可與第7B圖中所示的處理器710 — 同的晶片上。 記憶體系統744可提供運算系統700 (及運 8〇〇 )的主記憶體。在一些實施例中，記憶體系統 的各記憶體裝置.746包括控制邏輯748。控制邏輯 使記憶體裝置7 4 6在例如Ο D T接腳上多工兩或更 。此外，記憶體控制器740可包括ODT控制邏輯 在一些實施例中，ODT控制邏輯742致使記憶體 740得以個別決定記憶體系統744中之記憶體裝置 ODT 値。 輸入/輸出（I/O)控制器750控制處理器710 更多I/O介面（如有線或無線網路介面）及/或I/O 間的資料流。例如，在所示的實施例中，I / 0控制 控制處理器7 1 0及無線傳送器與接收器760之間的 。在一替代的實施例中，記憶體控制器740及I/O 可整合成單一控制器。 司獲得 ，可使 包括多 連720 更多晶 第1圖 ，記憶 樣在相 算系統 744內 748致 多信號 742 〇 控制器 的適當 與一或 裝置之 器750 資料流 控制器 -16- 200849251 本發明之實施例的元件亦可以用於儲存機器可執行指 令的機器可讀取媒體的方式提供。機器可讀取媒體可包括 ，但不限於，快閃記憶體、光碟、光碟唯讀記憶體（CD-ROM )、數位多功能/視頻碟（DVD ) ROM、隨機存取記 憶體（RAM )、可抹除可編程唯讀記憶體（EPROM )、 電性可抹除可編程唯讀記憶體（EEPROM )、磁卡或光卡 、傳播媒體或適合儲存電子指令之其他類型的機器可讀取 媒體。例如，可將本發明之實施例下載爲電腦程式，其可 透過體現於載波或其他傳播媒體中之資料信號的方式經由 通訊鍊結（如數據機或網路連結）從遠端電腦（如伺服器 )傳送至請求電腦（或客戶端）。 應理解到整份說明書中對於「一實施例」或「實施例 」之參照意指與該實施例關聯描述之特定特徵、結構或特 性係包括在本發明的至少一實施例中。因此，特別強調並 應理解到於此說明書之的各種部分中對於「實施例」或「 一實施例」或「一替代實施例」的參照並非絕對指相同的 實施例。此外，視本發明之一或更多實施例中的適當性可 結合特定特徵、結構或特性。 類似地，應理解到在本發明之實施例的上述說明中’ 有時將各種特徵集結在單一實施例、圖或說明中’以使揭 露更爲流暢，並輔助各種發明性態樣之一或更多的了解° 然而，此揭露之方法不應解釋成反映主張之標的物需要比 各申請專利範圍中所明確指出之更多特徵的意圖°反而’ 如下列申請專利範圍所反映，發明性態樣並非在於11 @胃 -17- 200849251 一揭露之實施例之的所有特徵中。因此，詳細說明後之申 請專利範圍在此明確包含於此詳細說明中。 【圖式簡單說明】 第1圖爲描繪根據本發明之一實施例實施的運算系統 之選擇的態樣之高級區塊圖。 第2圖爲描繪根據本發明之一實施例實施的運算系統 之選擇的態樣之高級區塊圖。 第3圖爲描繪根據本發明之一實施例實施的運算系統 之選擇的態樣之區塊圖。 第4圖爲描繪根據本發明之一實施例之以ODT値編 程DRAM的選擇之態樣的高級流程圖。 第5圖爲描繪根據本發明之一實施例之以ODT値個 別編程DRAM的選擇之態樣的槪念圖。 第6圖爲描繪根據本發明之一實施例的每一位元組巷 道終端之選擇的態樣之流程圖。 第7A及7B圖爲分別描繪運算系統700及8 00的選 擇態樣之區塊圖。 【主要元件符號說明】 1 〇 0 :系統 1 1 〇 :積體電路 1 1 2 : Ο D T控制邏輯 120 :積體電路 -18- 200849251 1 30 :互連 1 3 2 :位元組巷道 200 :運算系統 202 :控制器 204 :記憶體通道 206 ： ODT控制邏輯 2 1 0 :記憶體模組 2 1 2 :記憶體裝置 214 :暫存器 216 :互連 220 :晶粒上終端（ODT )線 3 0 0 :運算系統 3 1 〇 :記憶體控制器 312 :輸入/輸出（I/O)電路 3 14 : ODT控制邏輯 3 2 0 :互連 3 3 0 :記憶體裝置 3 3 2 :輸入/輸出（I/O )電路 3 3 4 :終端電阻邏輯 3 3 6、3 3 8 :接腳 340 ： Ο D T控制邏輯 3 42 : ODT啓動邏輯 344 : ODT値選擇邏輯 346、 348 ：閂鎖 -19 200849251 3 5 0 :終止長度控制邏輯 352 、 534 :暫存器 5 02 :控制器 5 04 :查詢表

506 ： DRAM ID 5 08 :位元組巷道長度範圍 700、800:運算系統 7 1 〇 :處理器 720 :互連 730 :晶片 740 :記億體控制器 742 ： ODT控制邏輯 744 :記憶體系統 746 :記憶體裝置 7 4 8 :控制邏輯 7 5 0 : I/O控制器 760 :無線傳送器與接收器 -20-

Claims (1)

1. 200849251 十、申請專利範圍 1 · 一種積體電路，包含： 用於獨立編程透過互連耦合在一起之複數個積體電路 之每一個的至少一晶粒上終端（ODT )値之邏輯，其中該 ODT値指明終端電阻之量。 2 ·如申請專利範圍第〗項之積體電路，其中該複數個 積體電路包含： 記憶體系統中之複數個動態隨機存取記憶體裝置（ DRAM )。 3 ·如申請專利範圍第2項之積體電路，其中用於獨立 編程該記憶體系統中之各DRAM的至少一 ODT値的該邏 輯包含： 用於決定該記憶體系統中之各DRAM的特定DRAM 識別符之邏輯，其中該DRAM識別符對應至位元組巷道 長度的一範圍；以及 用於將該特定DRAM識別符編程到該記憶體系統中 之各DRAM的暫存器中的邏輯。 4·如申請專利範圍第3項之積體電路，其中用於決定 該記憶體系統中之各DRAM的特定DRAM識別符之該邏 輯包含： 指明複數個DRAM識別符及對應之複數個位元組巷 道長度範圍之查詢表。 5 ·如申請專利範圍第2項之積體電路，其中用於獨立 編程該記憶體系統中之各DRAM的至少一 ODT値的該邏 -21 - 200849251 輯包含： 用於發出使各dram進入非操作模式之命令的邏輯 用於在第一寫入週期中發送DRAM識別符的邏輯； 以及 用於在第二寫入週期中發送對應於該DRAM識別符 之至少一 0 D T値的邏輯。 6 .如申請專利範圍第5項之積體電路’其中 該命令爲模式暫存器設定（MRS )命令且該非操作模 式爲MRS寫入模式。 7 .如申請專利範圍第6項之積體電路，其中用於在該 第二寫入週期中發送對應於該DRAM識別符之至少一 ODT値的該邏輯包含： 發送第一 ODT値及第二ODT値之邏輯，其中該第一 ODT値對應於一主動狀態且該第二ODT値對應於一被動 狀態。 8 .如申請專利範圍第1項之積體電路，其中該積體電 路包含記憶體控制器。 9 ·如申請專利範圍第8項之積體電路，其中該積體電 路進一步包含處理器。 1 0 · —種方法，包含： 在記憶體裝置接收指示該記憶體裝置進入非操作丨莫@ 之命令； 在第一寫入週期中接收記憶體裝置識別符； -22- 200849251 比較該接收到的記憶體裝置識別符及已儲存的値；以及 若該接收到的記憶體裝置識別符匹配該已儲存的値， 進入該非操作模式。 1 1.如申請專利範圍第1 0項之方法，進一步包含： 於一後續的寫入週期中，在該記憶體裝置接收指明至 少一晶粒上終端（ODT )値之資料；以及 以指明該至少一 ODT値的該資料來編程暫存器。 1 2 ·如申請專利範圍第1 1項之方法，其中該記憶體裝 置爲動態隨機存取記憶體裝置（DRAM )。 1 3 ·如申請專利範圍第1 2項之方法，其中該命令爲模 式暫存器設定（MRS )命令。 1 4 .如申請專利範圍第1 3項之方法，其中該暫存器爲 多用途暫存器（MPR)。 1 5 . —種系統，包含： 與互連耦合之複數個記憶體裝置；以及 與該互連耦合之積體電路，該積體電路包括用於獨立 編程該複數個記憶體裝置的每一個的至少一晶粒上終端（ ODT )値之邏輯，其中該ODT値指明終端電阻之量。 1 6 .如申請專利範圍第1 5項之系統，其中該複數個記 憶體裝置爲複數個動態隨機存取記憶體裝置（DRAM )。 1 7 .如申請專利範圍第1 6項之系統，其中用於獨立編 程各DRAM的至少一 〇DT値的該邏輯包含： 用於決定該記憶體系統中之各DRAM的特定DRAM 識別符之邏輯，其中該DRAM識別符對應至位元組巷道 -23- 200849251 長度的一範圍；以及 用於將該特定dram識別符編程到該記憶體系統中 之各DRAM的暫存器中的邏輯。 1 8 ·如申請專利範圍第1 7項之系統，其中用於決定該 記憶體系統中之各DRAM的特定DRAM識別符之該邏輯 包含z 指明複數個DRAM識別符及對應之複數慨位元組巷 道長度範圍之查詢表。 1 9 ·如申請專利範圍第1 6項之系統，其中用於獨立編 程該記憶體系統中之各D R A Μ的至少一 Ο D T値的該邏輯 包含： 用於發出使各DRAM進入非操作模式之命令的邏輯 用於在第一寫入週期中發送DRAM識別符的邏輯； 以及 用於在第二寫入週期中發送對應於該DRAM識別符 之至少一 ODT値的邏輯。 2〇·如申請專利範圍第19項之系統，其中 該命令爲模式暫存器設定（MRS )命令且該非操作模 式爲MRS寫入模式。 -24-