TW200847022A - Basic input/output system with memory simulation module - Google Patents

Description

200847022 . 九、發明說明： 【發明所屬之技術領域】 ·· 本發明是有關於一種基本輸入輸出系統（Basic Input/Output System，以下簡稱BIOS)記憶體模擬模組，特 別是指一種供BIOS測試用的基本輸入輸出系統記憶體模擬 模組。 【先前技術】 一般BIOS儲存於一位於其内的主機板上的一 BIOS唯 > 讀記憶體（以下簡稱BIOS ROM)，在電腦開機時，微處理器 (CPU)會從ROM讀取BIOS進行系統的自我測試工作、周邊 元件的測試與驅動等工作。 在新電腦開發時，BIOS亦需作開發或修改。目前BIOS 開發人員會先利用一諸如電腦之類的工作平台來編輯BIOS ，BIOS編輯完成後會被寫入待測電腦内的主機板上的BIOS ROM，以更新 BIOS ROM 内的 BIOS。 一般BIOS ROM更新BIOS的做法，先將BIOS ROM ® 自主機板上取下，而後將BIOS ROM放置於一燒錄設備上 ，再透過此燒錄設備將新編輯完成的BIOS寫入BIOS ROM 内，而後再將BIOS ROM重新放置於主機板上。 最後，啟動待測電腦，以載入BIOS ROM内的新BIOS 來進行開機，而後可依據開機結果來測試新BIOS。 對於BIOS開發人員而言，每日動辄需反覆開機測試數 百次。然而，前述BIOS更新方式，需反覆插拔BIOS ROM 容易造成主機板上插座或BIOS ROM接腳容易毁損，而且 5 200847022 每次BIOS更新動作約需1.5分鐘，造成測試時間冗長化。 【發明内容】 因此，本發明之一目的，即在提供一種可達到簡化 BIOS測試流程的功效之基本輸入輸出系統記憶體模擬模組 本發明之另一目的，即在提供一種可達到縮短Bi〇s更 新時間的功效之基本輸入輸出系統記憶體模擬模組。 傳輸介面傳輸至該待測電腦 —於疋，本發明基本輸入輸出系統記憶體模擬模組係包 Β第一傳輸介面、一第二傳輸介面、一記憶單元及一統 籌該基本輸入輸出系統記憶體模擬模組之運作並電性連接 該第一傳輸介面、第二傳輸介面及記憶單元之控制單元。 第-傳輸介面適合自外界接收—基本輸人輸出I统，而第 二傳輸介面適合電性連接至—待測電腦。該控制單元將經 該第-傳輸介面接收的基本輸入輸出系統寫入該記憶單元 並適時讀取該記憶單元内的基本輸人輸出系統以經該第二 本發明以另—個不同於則s R⑽的基本輸入輸出系 統記憶體模擬模組來供項平台儲存於新则s並令待測電

腦可利用基本輸人輸出系統記憶體模擬模組所儲存之BI0S 來執行開機作業，以避免插拔刪ROM的不便，進而達 到簡化BIOS測試流程之功效。 适 又，前述發明之記情置；1 & 早兀可為一諸如靜態隨機存取記 憶體之鬲速存取儲存婵妒 ，中甘β s的讀寫㈣可有效縮短 尤其疋BIOS寫入g主ΘΘ —_ ♦、、、寸間可大幅降低，以達到有效縮短 6 200847022 BIOS更新時間之功效。 【實施方式】 特點與功效，在 細說明中，將可 有關本發明之前述及其他技術内容、 以下配合參考圖式之一個較佳實施例的詳 清楚的呈現。 參閱圖1、圖2斑(sj 〇 .. ㈡2』3’本發明基本輸 體模擬模組1較佳竇输钿七人外 平】糸、、死 罕又仫只施例包含一第一傳輪介面u、一 傳輸介面12、一記憶單元 弟一

汉徑制早疋14。基本輸入齡 出系統記憶體模擬模組i係與— ’ F 丁 口 2興一待測電腦3 搭配使用來進行BI0S測試。 电細3 弟-傳輸介面U用以自諸如工作平台2的外界接收_ BI〇S。卫作平台2係_電腦並用以供m〇s開發人員編輯 BIOS以適時將編輯完成的則s輸出。本實施例之第一傳 輸介面η係可拆離地電性連接工作平台2以接收編輯完成 的BIOS至基本輸入輸出系統記憶體模擬模組工。考量目前 為電腦之工作平台1中最普及的傳輸規格為係通用串列匯 流排OJmversa! Serial Bus，以下簡稱讎）介面，因此，本 實施例之第—傳輸介面11的規格係USB介面而具有一 USB 連接器111及XJSB控制器' 112，此USB控制器、112以

Cypress公司的產品序號CY7C68〇i3a為例來說明，但並不 以此為限。如此，第一傳輸介面〗〗的usb連接器111可透 過一 USB傳輸線21連接至工作平台2的USB連接器20， 或者第一傳輸介面11的USB連接器U1亦可直接插接至工 作平。2的USB連接器2〇，讓工作平台2的編輯完成的 7 200847022 B謂可經第—傳輸介面u輸人基本輸人輸出系統記憶體模 Μ核組1内。 待測電腦3的主機板30安裝有一 BIOS ROM300並具 有一供記憶體插接之傳輸埠3〇1。第二傳輸介面12係可分 性連接至"'待測電腦3的傳輸埠則，使待測電腦3 一义輸人輸出系統記憶體模擬模、组1間可相互傳輸資料 三目前傳輸埠301常見規格為低腳數(Low Pin C(nmt,以下

簡稱fPC)介面，故本實施例之第二傳輸介面12具有-LPC ' t 又目則傳輸埠301的另一種較少見的規格為 歹1周邊介面（Serial Peripheral ，以下簡稱叫 ’故士實施例之第二傳輸介面12更具有一 spi連接器i22 ’使第二傳輸介面12可適用不同規格之傳輸埠30!，以達 到適用性廣之優點。如此，若傳輸埠3〇1丨Μ介面時， 第二傳輸介面12中的Lpc連接器ΐ2ι可透過—咖傳輸 線31連接至待測電腦3的傳輸蟑斯，或者咖連接器 可直接插接至傳輸埠3G1，讓基本輸人輸“統記憶體 核擬模組i與待測電腦3間可相互傳輸資料，如刪。同 樣的’若傳輸蟑如為SPI介面時，第二傳輸介面12亦可 透過其SPI連接器122來電性連接至待測電腦3。 記憶單元U係受控制單S 14以存取相關資料，例如 BI〇S。本實施例記憶單元13係—高速存取儲存媒體，在此 以為靜態隨機存取記憶體（statie Rand()mMe_y， SRAM)的記憶單元13為例來說明，使bi〇s讀寫時間可被 有效降低，尤其是聰寫入記憶單元13的時間可被大幅 8 200847022 降低至數秒。熟f該項技藝者當知，記憶單元13可為其他 種類的高速存取儲存媒Μ，例如快閃記憶體m⑽㈣ ，不應受限於本實施例所揭露者。 控制單元14用以統籌基本輸入輸出系統記憶體模擬模 組1之運作並電性連接第—傳輸介面U、第二傳輸介面 及記憶單it 13。本實施例基本輸人輸出系統記憶體模擬模 組1更具有一電路板10,而控制單元14藉由電路板1〇以 電性連接第一傳輸介面u、第二傳輪介面12及記憶單元Η 。控制單兀14用以將經第一傳輸介面u接收的m〇s寫入 記憶單元13並適時讀取記憶單元13内的BI〇s以經處理後 藉第二傳輸介面12傳輸至待測電腦3。一般儲存於記憶單 元13内的BIOS中部分資料會被壓縮，控制單元14自記憶 單元13讀取BIOS後會先經解譯後始傳送至第二傳輸介面 12輸出。本實施例中控制單元14係一現場可程式化邏輯閘 陣列（Field-Pr〇grammable Gate Array ; FpGA)，以 xlUNx 公司產品型號XC3S500E一FT256為例來說明。 為增加操作的選擇性，本實施例基本輸入輸出系統記 憶體模擬模組1係讓BIOS開發人員可選擇以主機板3〇上 的BIOS ROM300啟動待測電腦3或以基本輸入輸出系統記 憶體模擬模組1上的BIOS啟動待測電腦3。本實施例基本 輸入輸出系統§己憶體模擬模組丨更具有一經電路板1 〇電性 連接至控制單元14之開關單元15，此開關單元15可被設 疋於開啟（ON)狀態與一關閉（off)狀態中一者。當待測電 腦3啟動時，例如待測電腦3之電源鍵或重置鍵被按壓時 200847022 ，待測電腦3之微處理器（圖未示）會對應產生一讀取要求以 要求頃取BIOS來執行開機作業，而控制單元14經第二傳 輸介面12收到此讀取要求時，先判斷開關單元15之目前 狀態。若開關單元15位於開啟狀態，控制單元14禁能 (disaMe)Blos R〇M3〇〇 使 BJ〇s R〇M3〇〇 不會隨讀取要求而 工作，及傳輸記憶單元13内的BI0S予待測電腦3，讓待 測電細3以記憶單元13内的BI〇s來進行開機作業；反之 ，若開關單元15位於關閉狀態，控制單元14忽略此讀取 要求而不輸出$己憶單元13内的BIOS予待測電腦3，讓待 測電腦3以BI0S ROM300内的BI〇s來啟動。基本輸入輸 出系統記憶體模擬模組1係可透過控制BI〇Sr〇M3〇〇的接 腳，例如RST接腳或CS接腳等等，使BI0S R〇M3〇〇禁能 〇 本實施例中以開關單元15為一撥動開關為例來說明， 此開關單元15具有一第一撥桿151，此第一撥桿151被撥 動於一開啟（ON)位置時代表開關狀態，而被撥動位於一關 閉位置B守代表關閉狀悲。如此’ BJOS開發人員可利用開關 單元15來選擇以BI0S ROM300或基本輸入輸出系統記憶 體模擬模組1内的BIOS啟動待測電腦3。又，本實施例開 關單元15更具有一第二撥桿152與一第三撥桿153，而當 第一撥桿152被撥動至開啟位置時意味著第二傳輸介面j2 以SPI連接器122來電性連接至待測電腦3(指spi狀態）， 而第三撥桿153被撥動至開啟位置時意味著第二傳輸介面 12以LPC連接器121電性連接至待測電腦3(指LpC狀態） 10 200847022 。如此，BIOS開發人員可藉由撥動開關單元15的第二撥 桿152與第三撥桿153的位置，來選擇由第二傳輸介面12 中SPI連接器122或LPC連接器121電性連接至待測電腦 3 °再者，控制單元14可利用開關單元15之簡單設計來得 知第二傳輸介面12中LPC連接器121或SPI連接器122被 使用來電性連接至待測電腦3及是否需傳送BI〇s至待測電 腦3，以避免複雜偵測迴路設計，進而達到簡化電路與降低 成本之功效。

«别轨行各階段作業前，會先將此階段作業代表 辦馬（Post Code)數值送出一特定輸入/輸出埠（uq p〇rt) ’例如Pern 80、90、1080等等。為讓BI〇s開發人員即時 瞭解BIOS的執行狀態，本實施例基本輸人輸出系統記憶體 模擬模組1更包含—受控制單^4控制之顯示單元16。本 實施例中係以具有兩個七段顯示器之顯示單元Μ為例來說 =顯但，習該項技藝者當知，顯示單元16亦可為其他種類 不益，並不以受限於本實施例所揭露者。 當待測電腦3開機時’控制單元14更會透過第二傳輸 測電腦3之診斷碼以傳送至顯示單元16顯 讓I0S開發人員即時瞭解bi〇Sjl在執行作業。 ，控制單元14再收到下一個診 4 顯示單亓4士& 徑制早70 14會讓 持_此診斷碼。如此，當職開機失敗 w，BIOS開發人員亦可藉 ^機失敗 了艇b、單兀16目前顯示數值來 解個作業失敗，以方便咖S之除錯作業。 "然，本實施例基本輸入輸出系統記憶體模擬模組i 11 200847022 更包含-用以提供各構件u〜16工作所需電力之電界 =電源單係電性連接至各構件u〜i6。誠如前述， 本實施例之弟-傳輸介面規格係咖介面， 7L 17係經弟-傳輸介面u由卫作平台2來供給基崎 出系統記憶體模擬模組1工作所需電力，由於各構件u 2 工作所需電力的電壓或有差異，電源單元i7更將來自 平台2的電力經轉換電壓後供給各構件u〜i6使用。 依據前述構件n〜17與相互關係，#⑽s開發+ :则S測試時，如圖3，僅需先將基本輸入輸出模組^ 過弟-傳輸介面η、第二傳輸介面12分別電性連接至工作 :::待測電腦3。而後，當BI〇s開發人員完成㈣$ 、，扁“可透過工作平台2即時傳送至基本輪入輸出系^己 憶體模擬模組丨來更新㈣s，而後待測電腦3亦可利料 統記憶體模擬模組i的新BI〇s上的來進行開機測試。、 詳細來說’如圖4’在步驟41中基本輸入輪出系統記 隱體拉擬模組i之控制單元14判斷是否經第一傳輪介面U 二欠到來自卫作平台2的則s。歸驟41中判斷為是時， =步驟42,控制單元14將接收基本輸人輸出系統寫入記 憶:元U内，以更新記憶單元13内的基本輸人輸出系統 乂驟42完成後，跳回步驟41。 β若步驟4】判斷為否時，執行步驟43，控制單元14判 辦疋否經第二傳輸介面12自待測電腦3收到—讀取要求， 此讀取要求係隨待測電腦3啟動而被產生以要求擷取腸S "執行開機作業。若步驟43判斷為否時，繼續步驟47。若 12 200847022 步驟43判斷為是時’控制單元14先執行步驟44以判斷開 關單元15之目前狀態，指偵測開關單元15的第一撥桿 的目前位置。若步驟44判斷出開關單元15位於開啟干狀態 時，繼續步驟45;反之，若步驟44判斷為開關單元…立 於關閉狀態時，，忽略此讀取要求，跳回步驟4ι。步驟Μ中 ，控制早以4_測開關單元15之第二撥桿i52、i53 的目前位置，可一併得知第二傳輸介面12 測電腦3的LPC連接器、⑵或训連接器122，在本^ 傳輸介面12以LPC連接器⑵電性連接待測 讀取45二，控制單元14先令_ __禁能並 貝取°己隐早70 13内的軸，緊接著在步 =二，S後經第二傳輸介面12傳輸至待測電早 刻控制單理器⑽未峨人執行開機作業，此 完成後，跳回步驟:取待測電腦3的診斷碼， 步驟48,控制單元判斷為是時，執行 。步驟47判斷為 τ早凡顯不此診斷碼之數值 回步驟41。為否％ ’跳回步驟41。步驟48結束後，跳 應注意的是，步驟41 求而調整或者亦可同牛热：43、47的執行順序可依設計需 者。 于，不應受限於本實施例所揭露 13 200847022 綜上所述，藉由本發明，工作平台2可直接透過第一 傳輸介面11將新BIOS寫入基本輸入輸出系統記憶體模擬 模組1的記憶單元13内，而無需再反覆插拔BI〇s romsoo ’且為南速存取儲存媒體之記憶單元13所需BIOS的寫入 時間（約數秒鐘）甚短於BIOS ROM300的BIOS的寫入時間（ 約1.5分鐘），如此不僅簡化更新BI〇s更新程序且可大幅縮 短BIOS測試所需時間。 惟以上所述者，僅為本發明之較佳實施例而已，當不 能以此限定本發明實施之範圍，即大凡依本發明申請專利 乾圍及發明說明内容所作之簡單的等效變化與修飾，皆仍 屬本發明專利涵蓋之範圍内。 【圖式簡單說明】 圖1疋本發明基本輸入輪出系統記憶體模擬模組的較 佳實施例的一方塊示意圖； 圖2疋圖1的實施例的一示意圖； 一圖3疋本貝&例與—工作平台和—待測電腦搭配使用 之示意圖；及 圖4疋本實施例之一流程圖。 14 200847022 , 【主要元件符號說明】 1基本輸入輸出系統記憶 體模擬模組 10電路板 11第一傳輸介面 ^ 12第二傳輸介面 β 121 LPC連接器 122 SPI連接器 • 13記憶單元 14控制單元 15開關單元 151第一撥桿 152第二撥桿 153第三撥桿 16顯示單元 17電源單元 2工作平台 20 USB連接器 21 USB傳輸線 3待測電腦 30主機板 300 BIOS ROM 301傳輸埠 31 LPC傳輸線 41〜48步驟 15

Claims (1)

1. 200847022 十、申請專利範圍： 1. 一種基本輸入輸出系 -第-傳輸介面，=自:^ 系統； 卜界接收一基本輸入輸出 一第二傳輪介面，係衫電 一記憶單元；及 较主待測電腦，· 一控制單元，用以嘗= 模擬模組之運作並電：：本：二輪出系統記憶體 介面及記憶單元，其中，：該弟-傳輸介面、第二傳輪 該控制單元將經兮笛 面接收的基本輸入輸出系統寫入該記情單：二輸介 該記憶單元内的基本輪入輪 並適時讀取 傳輸至該待測電腦。 ，’、、、、以經该第二傳輸介面 2. 依據申請專利範圍第1 體模擬模組，其中，$ t Γ 土别入輸出系統記憶 。 ，、中5亥5己憶单元係一高速存取儲存媒體

   ’該記憶單元係—靜態隨機存取 3 ·依據申清專利範圍第1 各己憶體核擬模組，其中 記憶體。 4. 依據申明專利範圍第 體模擬核組，其中， 流排介面。 ^項所述之基本輪入輪出系統記憶 第一傳輸介面之規格係通用串列匯 依據申睛專利範圍第4項所述之基本輸人輸出系統記情 體模擬模組，更包含—電性連接該第-傳輪介面之電源 單元’該電源單元係經該第一傳輸介面接收一外界電： 16 200847022 以供給予該第—傳輸介面、該第二傳輪介面、該記憶單 兀及該控制單元。 6.依射請專職圍第1項所述之基本輪人輪κ统記憶 體模擬模組，其中’該第二傳輸介面具有—低腳數連接 器。 依據申請專利範圍第6項所述之基本輸人輸出系統記憶 體模擬模組’其中，該第二傳輸介面更具有一序列周邊 介面連接器。 # 8.依據申請專利範圍第1項所述之基本輪入輸出系統記憶 體模擬模組’更包含—電性連接該控制單元之開關單元 ，係可被切換於一開啟狀態及一關閉狀態中的一者，當 該開關單it位於開啟狀態時，該控制單元適時將該記憶 單疋内的基本輸入輸出系統傳輸至該待測電腦，而當該 開關單元位於關閉狀態時，該控制單元不再將該記ϋ 疋内的基本輸入輸出系統傳輸至該待測電腦。 9. 依據申請專利範圍第8項所述之基本輸入輸出系統記憶 體模擬模組，其中，該開關單元係一撥動開關。 10. 依據申請專利範圍第7項所述之基本輸入輸出系統記憶 體模擬模組，更包含_€性連接該控制單元之開關單元 ，係可被切換於一低腳數狀態與一序列周邊介面狀態中 的一者，當該開關單元位於該低腳數狀態時，該控制單 π該記憶單元内的基本輸入輸出系統經該低腳數連接器 傳輸至該待測電腦，當該開關單元位於該序列周邊介面 狀悲時，該控制單元該記憶單元内的基本輸入輸出系統 17 200847022 經該序列周邊介面連接器傳 叫咬接裔1寻燕I主孩得測電腦。 11.依據巾4專㈣圍第丨項所述 體模擬模袓，复由 鞠入輸出糸統記憶 、、/、中，該控制單元更經該第二傳輸> M 收該待測電腦之—診斷碼。 #輪，|面接

   12·依據申請專利範圍第 體模擬模組，更包含 ’該控制單元係使該 11項所述之基本輸入輸出系統記憶 一電性連接該控制單元之顯示單元 顯示單元顯示該診斷碼。 13 ·依據申請專利範圍第 體模擬模組，其中， 12項所述之基本輸入輸出系統記憶 該控制單元使該顯示單元持續顯示 該診斷碼直至收到下一個診斷碼。 14·依據申請專利範圍第丨項所述之基本輸入輸出系統記憶 體模擬模組，更包含一電路板，用以設置前述第一傳輸 介面、第二傳輸介面、記憶單元及控制單元並使該控制 單元經該電路板電性連接至前述第一傳輸介面、第二傳 輸介面及記憶單元。

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