TW200836269A - Insulated gate for group III-V devices - Google Patents

Description

200836269 九、發明說明 【發明所屬之技術領域】 本發明關係於用於III-V族裝置的絕緣閘。 【先前技術】 今曰多數之積體電路係根據於矽，即週期表之IV族 元素。例如砷化鎵（GaAs )、銻化銦（InSb )、磷化銦（ InP )、及銻化銦鎵（InGaAs )之III-V族元素的化合物係 被認爲較有遠優於矽的半導體特性，包含較高之電子遷移 率及飽和速度。這些材料因此提供較優之裝置效能。 矽容易氧化，以形成幾乎完美之電介面。這使得幾乎 所有侷限被以二氧化矽的少數幾原子層完成。相反地， πι_ν族材料的氧化物具有較差品質。使用由週期表ιΠ至 V列的元素之量子井電晶體可能傾向於具有高閘極洩漏及 寄生串列電阻。 【發明內容】與【實施方式】 在各種實施例中，描述了以高品質閘極介電層形成 ιπ-ν族材料半導體裝置的設備與方法。在以下說明中， 將描述各種實施例。然而，熟習於本技藝者將了解各種實 施例可以在沒有一或更多特定細節、或具有其他替換及/ 或額加方法、材料或元件下加以完成。在其他例子中，未 詳細說明已知結構、材料或操作，以避免對本發明之各種 實施例態樣造成阻礙。同樣地，爲了解釋目的，特定數量 -5- 200836269 、材料或架構被說明，以提供對本發明的完全了解。再者 ’本發明可以沒有特定細節加以實施。再者，可以了解是 在圖中所示之各種實施例係作例示表示，並不必然依規格 加以描繪。 本說明書中之有關” 一實施例”或”實施例”表示有關於 在本發明至少一實施例中所述有關該實施例之一特定特性 、結構、材料或特徵，並不表示在每一實施例中均會有。 因此，在本文中之”在一實施例中”或”在實施例中”並不必 然表示在本發明之相同實施例。再者，特定特性、結構、 材料或特徵可以在一或多數實施例中以任一適當方式組合 。各種包含及/或描述於特性中之額外層及/或結構可以在 其他實施例中被省略。 各種操作將以最有助於了解本發明之方式加以依序在 多個分開操作中描述。然而，說明的順序應不被認爲這些 操作係必然與其順序有關。明確地說，這些操作可以不必 依所述順序執行。所述之操作可以以不同順序、依序或並 行方式執行。各種其他操作可以執行及/或所描述操作可 以在其他實施例中省略。 第1圖爲依據本發明實施例之具有高介電値（高k) 閘極介電層1 14的III-V族材料量子井電晶體裝置100的 側剖面圖。於此所述之”高介電値’’表示具有1 〇或更大之 介電常數之介電質。高k介電層114爲在覆蓋層112上， 以協助降低閘極洩漏時提供高k介電層1 1 4給高品質介面 ，以可接受的表面狀態密度並協助保持量子井通道區1 〇 8 -6 - 200836269 的咼遷移率特性，不受到不可接受的表面散射作用。在一 貫施例中，咼k介電層114具有較約5χ1〇ιι每平方公分爲 少之表面狀態密度。 在所示實施例中，裝置10()包含基材1〇2，其可以包 含一或多數材料與層。基材102可以爲任意材料或其上可 以作成裝置100的材料。在基材102上有底阻障區1〇6、 在底阻障區106上有量子井通道區1〇8、及在量子井通道 區108上有上阻障區ι10。因此，量子井通道區1〇8被包 夾在上與下阻障區1 1 0與1 〇 6之間。在部份實施例中，上 阻障區1 1 G可以爲電子供給層，其厚度將決定電晶體的臨 限電壓、與形成閘極電極1 1 6的金屬的功函數。 在上阻障區110上有覆蓋層112。覆蓋層112提供用 於高k介電層114的高品質介面在覆蓋層112上。沒有了 覆蓋層112，裝置100可以具有低品質介面，其將負面影 響裝置100的效能。或者.，如果裝置1〇〇並沒有覆蓋層 112，則裝置100可以缺少高k介電層114並因此可以具 有高閘極洩漏，限制Un/Uff比値。 在高k介電層114上有一閘極電極116，其材料可以 根據想要功函數加以選擇。裝置1 〇〇也具有摻雜源極及汲 極區118及120。如所示，裝置100爲下凹閘極H6裝置 100，但在其他實施例中，也可以是不同類型裝置1〇〇，其 缺少下凹閘極1 1 6者。其中有閘極、源極及汲極接觸（未 示出），以對閘極1 1 6、源極1 1 8及汲極1 2 0完成電接觸 -7- 200836269 第2至9圖爲裝置1 00如何被完成的側剖面圖，並提 供其他有關本發明實施例的其他細節。 第2圖爲依據本發明實施例之基材1 0 2的側剖面圖。 基材1 02可以包含高電阻率p型或η型鄰接矽材料，其具 有規則陣列的雙階梯（1 〇〇 )台地在整個基材表面上。一 鄰接表面可以藉由一晶塊切割基材1 0 2加以備製。在一特 定實施例中，（1 〇〇 )基材面係以約2至1 2度間之一角度 傾斜向[1 1 〇]方向。一鄰接面爲基材1 02的高階結晶面，例 如但並不限於（2 1 1 ) 、（ 5 1 1 ) 、（ 0 1 3 ) 、（ 7 1 1 )面。 具有雙階梯台地的鄰接基材面能抑制可能形成在基材1 02 上之III-V族緩衝區中的逆相區（APD )。當具有附著至 非極性矽基材1 0 2面的111族原子的一層的第一極性晶疇 匹配具有附著至矽基材102的V族原子的一層之第二極性 晶疇時，APD被建立。一結晶不連續可能形成在這第一與 第二晶疇間的交界的層中，提供了可能對半導體裝置操作 有害的再組合產生中心。π極性”表示在III-V族化合物半 導體的構成物成份間之部份離子結合特徵。高電阻率可以 藉由低摻雜濃度，低於約1 〇 1 6載子每立方公分加以完成。 在其他實施例中，可以使用矽以外之材料。例如，基材 102可以包含鍺、絕緣層覆矽基材102、可以包含砷化鎵 (GaAs )、一半絕緣層、或可以包含另一材料。 第3圖爲顯示在一實施例中，形成在基材102上之緩 衝區104的側剖面圖。雖然在第1圖中未示出緩衝區104 ，但其可以在各實施例中出現。緩衝區1 04可以作用以容 -8 - 200836269 許在基材102與緩衝區104上方之區域間之晶格失配並侷 限晶格差排及缺陷。在所示實施例中，緩衝區1 04可以具 有約52%的In及約48 %的A1。在其他實施例中，其可以 包含其他材料，例如InP。在其他實施例中，緩衝區104 與基材102間有一成核區，及/或其他緩衝區。如果有緩 衝區1 04與成核區的話，則其可以藉由適當製程加以形成 ，例如分子束磊晶（MBE )、金屬有機化學氣相沈積（ MOCVD )、原子層磊晶（ALE )、化學束磊晶（CBE )、 或其他方法。緩衝區1 04可以爲p摻雜，以建立足夠能帶 彎，以在裝置1 〇〇操作時，空乏緩衝區1 04頂上之區域。 在其他實施例中，緩衝區1 04可以爲未摻雜。 第4圖爲依據一實施例，在緩衝區104上之底阻障區 106的側剖面圖。在所示實施例中，底阻障區106包含 InAlAs，但在其他實施例也可以包含其他材料，例如 In AlSb或InP。底阻障區106可以包含具有較量子井通道 區1 0 8所有之材料爲大之能帶隙的材料。任何如上所述可 用以形成緩衝區1 〇4的適當方法均可以用以形成底阻障區 106。在部份實施例中，底阻障區1〇6可以有約1微米至3 微米間之厚度，但在其他實施例中’也可以有不同厚度。 第5圖爲依據一實施例在底阻障區1 〇6上之量子井通 道區1 0 8的側剖面圖。在所示實施例中，量子井通道區 108包含InGaAs，但其他實施例中，可以包含例如InSb 或InAs之其他材料。在一實施例中’量子井通道區108 包含InGa As，其中In對Ga的比例可以約53比47，這可 200836269 以給予量子井通道區108對週圍區域的粗略晶格匹配。在 另一實施例中，該比例可以爲80比20，這可以對量子井 通道區108提供應變。其他比例，例如53 : 47及80 : 20 也可以使用。例如所列之可能形成緩衝區1 04的適當方法 也可以用以形成量子井通道區108。在部份實施例中，量 子井通道區108可以具有約3奈米至20奈米間之一厚度 ，但在其他實施例中，也可以有不同厚度。 第6圖爲依據一實施例之在量子井通道區108上之上 阻障區1 1 0的側剖面圖。在所示實施例中，上阻障區1 1 〇 包含InA1 As，但在其他實施例中，其可以包含其他材料。 在一上阻障區1 1 0包含I n A1A S的實施例中，I η對A1的比 例可以約52對48。上阻障區1 10可以包含具有較量子井 通道區1 0 8所有爲高之能帶隙的材料。在一實施例中，上 阻障區1 1 0包含與底阻障區1 06相同的材料。在一實施例 中，上阻障區1 1 0係由與底阻障區1 06實質相同的材料構 成。在其他實施例中，上與底阻障區1 0 6、上阻障區 1 1 0 可以包含不同材料。例如可能用以形成緩衝區1 04的任何 適當材料均可以用以形成上阻障區1 1 〇。在部份實施例中 ’上阻障區1 1 0可以具有於約3奈米至約5 〇奈米間之厚 度’但在其他實施例中，也可以有不同厚度，此厚度係根 據裝置1 00的臨限電壓加以選擇。 因此，量子井通道區108被包夾於上與底阻障區106 、1 1 〇之間。上阻障區1 1 0可以爲一電子供給區，其厚度 可以與金屬閘極116的功函數一起決定電晶體裝置100的 -10- 200836269 臨限電壓。 第7圖爲依據一實施例之在上阻障區110上之覆蓋層 1 1 2的側剖面圖。在第7圖所列之覆蓋層1 1 2包含一 η摻 雜InGaAs材料，但在其他實施例中，也可以使用其他材 料，覆蓋層112可以不摻雜，而不是摻η。在一實施例中 ，覆蓋層1 12包含InGaAS，其In對Ga的比例可以約53 比4 7。在一實施例中，覆蓋層1 1 2具有不小於約3 0奈米 的厚度。在一實施例中，覆蓋層1 1 2可以磊晶地成長，但 在其他實施例中，也可以使用其他方法。在部份實施例中 ，覆蓋層1 1 2可以具有約0.5奈米及5奈米間之厚度，但 在其他實施例中，也可以具有不同厚度。 第8圖爲依據一實施例之在覆蓋層112上之高k介電 層114的側剖面圖。示於第8圖中之高k介電層114包含 Al2〇3，但其他材料，例如La203、Hf02、Zr02、或台地複 合物，例如LaAlxOy、HfxZryOz也可以用於其他實施例中 。在一實施例中，Al2〇3可以使用三甲基鋁（TMA )與水 前驅物及ALD製程加以沈積，但也可以使用其他方法加 以形成。在部份實施例中，高k介電層1 1 4可以具有於約 0.7奈米至5奈米間之厚度，但在其他實施例中，也可以 具有不同厚度。高k介電層1 1 4可以減少閘極洩漏，以提 供較佳之裝置1 〇〇效能。隨後，覆蓋層1 1 2可以提供高品 質介面，給高k介電層1 14，以具有低密度表面狀態，如 果高k介電層114直接在覆蓋層112上，這可能不會出現 。在部份實施例中，覆蓋層112可以降低約1數量級大小 -11 - 200836269 之表面狀態密度，例如將密度由約lxl〇13/cm2降低至lx 1012/cm2，這係如同由CV分散特徵所估算。 可以進一步執行其他處理，以完成如第1圖所示之裝 置100。可以爲金屬閘極116的閘極116、及源極與汲極 區1 1 8、1 20被形成。在所示實施例中，閘極1 1 6爲電晶 體的下凹閘極，因此，源極/汲極層的部份將被移除以使 閘極1 16下凹，留下源極及汲極區1 18、120。在一實施例 中，下凹源極、汲極與閘極係由金屬的e電子束蒸發及剝 離或浮離所形成。在其他實施例中，其他類型電晶體或其 他裝置100可以形成，其在源極/汲極層中沒有下凹。 第9圖爲另一具有間隔區122與5摻雜區124之實施 例的側剖面圖。示於第9圖之製造裝置1 00階段係類似於 示於第7圖所示之實施例之製造階段。在第9圖所示之實 施例中，在量子井通道區108上有一間隔區122，在間隔 區122上有一 5摻雜區124、及在5摻雜區有一上阻障區 1 1 0。在一實施例中，間隔區1 22可以包含與上阻障區1 1 0 相同的材料。在一實施例中，間隔區1 22可以由與上阻障 區110實質相同的材料構成。δ摻雜區124可以包含與間 隔區122及/或上阻障區1 10相同的材料，並加入有摻雜 物。用於（5摻雜區124中之摻雜物可以爲Te、Sic、Be、 或另一摻雜物。在部份實施例中，5摻雜區1 24中可以有 約IxloH/cm2至約8xl012/cm2間的摻雜密度，但也可以使 用不同摻雜密度。摻雜物的密度可以根據裝置1 00的設計 及裝置的臨限電壓加以選擇。在一實施例中，間隔區1 22 -12- 200836269 、占摻雜區124、及上阻障區110可以由MBE (分子束磊 晶）在連續成長製程中形成，並當形成6摻雜區1 24時， 以摻雜物流加入該室中。在部份實施例中，間隔區1 2 2可 以具有約1奈米至約5奈米的厚度，但在其他實施例中， 也可以具有不同厚度。 第10圖顯示依據本發明實施例之系統1000。一或多 數裝置100可以加入於第10圖之系統1000中。如所示， 對於該實施例，系統1 000包含用於處理資料的計算裝置 1 002。計算裝置1 002包含主機板1 004。耦接或部份主機 板1004可以爲一處理器1006，及一網路介面1〇〇8，耦接 至一匯流排1 0 1 〇。一晶片組也可以形成匯流排1 0 1 0爲一 部份或全部。 取決於應用而定，系統1 000可以包含其他元件，包 含但並不限於揮發及非揮發記憶體1 0 1 2、一圖形處理器（ 整合主機板1 004或連接至主機板成爲例如AGP或PCI-E 圖形處理器的分開移除元件）、數位信號處理器、加密處 理器、大量儲存器1014(例如硬碟、光碟（CD)、數位 多功能光碟（DVD)等等）、輸入及/或輸出裝置1016等 等。 在各種實施例中，系統1 000可以爲個人數位助理（ PDA )、行動電話、平面計算裝置、膝上型計算裝置、桌 上型計算裝置、機頂盒、娛樂控制單元、數位相機、數位 攝影機、CD播放器、DVD播放器、或其他數位裝置等等 -13- 200836269 在本發明之實施例的前述說明已經爲了例示及說明目 的加以顯現。我們並不是要將本發明限定於所述之精確形 式。本說明書與申請專利範圍包含名詞有例如左、右、頂 、底、上、下、上方、下方、第一、第二等係用以作說明 目的，並不作限定用。例如，表示相對垂直位置的名詞表 示爲一基材或積體電路的裝置側（或作用面）爲該基材的 ’’頂’’面；基材可以實際爲任一取向，使得基材”頂”側可以 低於標準框的”底”側並落在”頂”的意思中。於此所用之”之 上’’包含（在申請專利範圍）並不表示第一層在第二層”之 上’’爲直接在第二層之上或與第二層接觸，除非有特別說 明；有可能在第一層與第二層間在第一層上有第三層或其 他結構。於此所述之裝置或物體的實施例可以以若干位置 與取向加以製造、使用、或運送。熟習於相關技藝者可以 了解在上述教導中有各種修改及變化。熟習於本技藝者可 以認出在所示於圖中之各種元件的各種等效組合及替代。 因此，本發明之範圍不應爲此詳細說明所限制，而是由以 下之申請專利範圍所限定。 【圖式簡單說明】 第1圖爲III-V族材料量子井電晶體裝置的側剖面圖 第2圖爲顯示一基材的側剖面圖； 第3圖爲在該基材上形成緩衝區的側剖面圖； 第4圖爲在該緩衝區上之底阻障層區的側剖面圖； -14- 200836269 第5圖爲在該底阻障層區上之量子井通道區的側剖面 圖； 第6圖爲在該量子井通道區上之上阻障層區的側剖面 圖； 第7圖爲在該上阻障層區上之覆蓋區的側剖面圖； 第8圖爲在該覆蓋區上之高k層的側剖面圖； 第9圖爲具有間隔區及5摻雜區的另一實施例之側剖 面圖；及 第1 〇圖爲依據本發明一實施例之系統。 【主要元件符號說明】 100 :裝置 102 :基材 106 :底阻障區 108 :量子井通道區 11 〇 :上阻障區 112 :覆蓋層 I 14 :高k介電層 II 6 :閘極電極 1 1 8 :源極 1 2 0 :汲極 122 :間隔區 124 : 5摻雜區 1 000 :系統 -15- 200836269 1 002 :計算裝置 1 〇 〇 4 :主機板 1 006 :處理器 1 008 :網路介面 1 〇 1 〇 :匯流排 1 0 1 2 :揮發及非揮發記憶體 1014:大量儲存器 1016:輸入及/或輸出裝置 -16-

Claims (1)

1. 200836269 十、申請專利範圍 1· 一種III-V族量子井電晶體，包含： 一下阻障區，包含InAlAs; 一包含In GaAs之量子井通道區，在該下阻障區上； 一包含In A1 As之上阻障區，在該量子井通道區上； 一包含InGaAs之覆蓋區，在該上阻障區上；及 一高k閘極介電層，在該覆蓋區上。 2 ·如申請專利範圍第1項所述之電晶體，更包含一閘 極電極在該高k閘極介電層上。 3·如申請專利範圍第2項所述之電晶體，更包含一源 極區在該聞極電極的第一側上；及一汲極區在該閘極電極 相對於該第一側的第二側上。 4·如申請專利範圍第1項所述之電晶體，其中該閘極 電極包含一金屬。 5 ·如申請專利範圍第1項所述之電晶體，更包含一包 括InAlAs之基材在該下阻障區下。 6. 如申請專利範圍第1項所述之電晶體，更包含一 5 摻雜區在該量子井通道區與該覆蓋區之間。 7. —種半導體裝置，包含： 一下阻障區； 一包含III-V族材料之量子井通道區，在該下阻障區 上； 一上阻障區，在該量子井通道區上； 一包含III-V族材料之覆蓋區，在該上阻障區上；及 -17- 200836269 一高k閘極介電層，在該覆蓋區上。 8 ·如申請專利範圍第7項所述之裝置，其中該覆蓋區 具有少於約3 0奈米的厚度。 9 ·如申請專利範圍第7項所述之裝置，其中該量子井 通道區包含InGaAs。 1 〇·如申請專利範圍第9項所述之裝置，其中該上阻 障區及該下阻障區各個包含InA1 As。 1 1 ·如申請專利範圍第1 〇項所述之裝置，其中該覆蓋 區包含InGaAs。 1 2 ·如申請專利範圍第1 1項所述之裝置，其中該高k 閘極介電層包含ai2o3。 · 1 3 ·如申請專利範圍第1 2項所述之裝置，更·包含一閘 極電極，在該高k閘極介電層上，該閘極電極包含一金屬 〇 1 4 ·如申請專利範圍第7項所述之裝置，更包含間隔 區在該量子井通道區上及5摻雜區，在該間隔區上，其中 該上阻障區係在該5摻雜區上。 15. —*種電晶體’包含： 一下阻障區； 一包含第一 ιιι-ν族材料之量子井通道區，在該下阻 障區上； 一上阻障區，在該量子井通道區上； 一包含該第一 III_V族材料的覆蓋區，在該上阻障區 上；及 -18 - 200836269 一高k閘極介電層，在該覆蓋區上。 16. 如申請專利範圍第15項所述之電晶體，其中該高 k介電層係直接與該覆蓋區接觸。 17. 如申請專利範圍第15項所述之電晶體，其中該覆 蓋區包含InGaAs。 1 8 .如申請專利範圍第1 7項所述之電晶體，其中該上 阻障區及該下阻障區各個包含InAlAs。 19.如申請專利範圍第17項所述之電晶體，其中該覆 蓋區爲η-摻雜。 2 0.如申請專利範圍第15項所述之電晶體，更包含有 包含Ρ-摻雜InAlAs之基材在該阻障區下。 -19-