TW200832413A - Programming a NAND flash memory with reduced program disturb - Google Patents

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200832413 九、發明說明： 【發明所屬之技術領域】 本發明係關於程式化快閃記憶體，且特定+ 、 』〜a心，係關於 程式化一快閃記憶體（例如具有降低程式干擾的反及快

記憶體）之方法。 N 【先前技術】

’、4纪憶體裝置係在各種應用中用以儲存數位資訊。一 土本_早7L由-電晶體組成’豸電晶體具有固定在通道 :該電晶體的控制閘極之間的一浮動間極。該電晶體的臨 二：係定義為最低電壓，其在施加於該電晶體之控制閘 亟日寸冒將通這狀態從非導電狀態改變為導電狀態。此電壓 ，在該浮動間極中戴獲的負電荷之數量的影響：電荷越 二之臨界電壓越高。slc(單級單元)型裝置使 且有：Π電的浮動閉極之單元來表示”1，，狀態而且使用 下，;使用Γ予動閑極之單元來表示"0”狀態。在此情況 壓. 個電壓位準，即"1"狀態電壓及”0"狀態電 可具㈣界電 =表示該單元狀態。儘管單元 ”。”狀態電塵之門J 是施加在τ狀態電壓與 導兩，、的一電壓至該控制閘極會使”1”狀態單元 :…旦0狀態單元保持在非導電狀態。 的4個電荷數i的夕級單元（mlc)型裝置使用該浮動間極中 表示 二’包含零電荷，因此可藉由4個電壓位準來 —般J ⑮’目而—㈣單元儲存每單元2個位元。 Q，可使用2N個電壓位準表示每單元^^個位元。使 126474.doc 200832413 用每單元大數目的位元允許產生具有高資料密度的快閃襄 置並因而降低每快閃裝置的總成本。 反及决閃衣置由稱為區塊的單元陣列組成。一區塊係 建立為一矩陣’其中列係連接單元之控制閘極的字線 ' (WL)’而且各行係浮動閘極單元鏈，其餘由第-選擇閘 ' 極SGD在該鏈之一側上與一對應位元線（BL)連接，並經由 -第二選擇閘極SGS在該鍵之另—側上與—共同源極線連 _ 接連接SGD閘極以成形成一 SGD、線而且連接SGS閘極以 开i成-SGS線，與連接控制閘極以形成机的方式類似。圖 1顯示具有8個WL及4256個BL的反及快閃陣列之一個區塊 的範例。此類陣列之範例係給定在基於所有目的全部以引 用的方式併入本文中的下列美國專利中··美國專利第 5’774’397號；美國專利第6,〇46,935號。此—記憶體之一實 體=包含使其電晶體閘極與同一乳連接的單元。圖i所示 之範例中的各頁均包含4256個單元，因此如圖⑽示的區 • 塊包含8頁，各頁有4256個單元’總共34,048個單元。在 反及區塊之抹除操作期間，抹除整個區塊，如以下說 明，亚且以每頁為基礎進行對反及單元的程式化及讀取操 • 作。因此，基於本發明之目的’將一單元區塊定義為同時 • 力°以抹除的最小單元塊’而且將-單元頁定義為同時加以 寫入（程式化）的最小單元塊。（基於歷史原因，寫入一快閃 單元係稱為”程式化"該單元。”寫入"及”程式化"可在本文 中互換地使用。） 一抹除操作包含在C-p井（快閃裝置之矽結構中的一區 126474.doc 200832413 2 位在單儿下面且對於所有單元而言係共同的） 、、擇^的區塊之所有WL之間施加高電壓，其中將WL保持 在❹電壓。此高電壓使受到影響的浮動閘極對藉由先前程 式化操作對在浮動間極中截獲的任何電荷進行放電’因而 使單元進入抹除狀態。 …私式化操作包含將馬電麼施加於選擇的WL並將較低 電麼施加於其他机’從而使其他机進入導電狀態。將欲 乂私式化的單tc之BL保持在Q電壓，因此將單元置於藉 由選擇的WL之高電麗以及扯之〇電壓所引起的應力下。並 ㈣計進行程式化的單元之肌係與_電壓位準連接，因此 猎由B L與，加於W L的電a之間的差異所引起的應力係不 足以引起早το之洋動閘極電荷中的變化。程式化程序係由 -系列程式化脈衝構成且與檢驗操作交錯，其中各單元的 目標臨界電壓係施加於單元閑極以檢查是否應該在浮動閘 極中截獲車乂夕電何。若需要在任何單元的浮動閑極中截獲 較多電荷，則採用猶高振幅或比前述程式化脈衝長的持續 時間來施加另一程式化脈衝。若單元已達到其目標臨界電 堡，則藉由將適當電麼位準施加於其BL來禁止其進一步的 程式化，類似於並非預計加以程式化的單元。 讀取或檢驗程序包含將—❹個參考㈣位準施加於單 元閘極並檢查單元是否導電。將此參考電塵施加於選擇的 WL。將其他Wi^ 一讀取傳遞電塵連接，該電麼使其他單 元具導電性並且將單元鏈之SGS線保持在導電狀態以將嗜 鏈與得以保持在0電屢的C_剛rce線連接。採用某電麼對 I26474.doc 200832413 BL進行預充電，祐 _ 右鈿加於選擇的WL之參考電壓係高 於測δ式的早元之於反恭 1电i ’則測試的單元會變得導電，此 使得整個鏈導電，廿0 亚且預充電的BL·電壓會減小。若施加於 測試單元之參考恭厥多 上、ασ 包1係低於測試的單元之臨界電壓，則測 4的早7〇預防透過單元鏈進行導電而且施加於此的電壓會 二〃預充电位準。與扯連接的感測放大器決定單元的 狀悲。用以檢驗一或多個抑- 乂夕個e己丨思體早兀之正確程式化的參

電壓係在本文中稱為"檢驗電壓”〇 ^ 儿c裝置的讀取操作使用在”〇"與，，r電遂位準之間的一 個參考電屡位準。且古抑- 口 +具有4個早凡狀態之MLC裝置中的讀取 操作使用3個參者雷厭^^、、住 、， 準，亚且儲存每單元N個位元（藉 由2個狀恶所表示）的_裝兩 <置而要2 -1個芬考電壓位準用 讀取操作。 與快閃程式化操作相關的現象(例如交又耦合及程式干 擾)使大量快閃單元之實際臨界電壓分佈針對每單個位 元裝置而採取2N個電轉組的形式。圖2顯示具有8個標稱 g品界電壓位準之一裝置中的臨界電壓分佈之一範例。理想 而言’用以讀取此-裝置之單元的對應參考電壓應該在2 圖2所示的電壓群組之間：vRl、Vr2、Vr3、Vr4、I、 Vr6 及 VR7。 臨界電壓位準群組應針對可靠的讀取操作加以分離，並 且使用高數目的電壓位準暗示在最低電壓位準與最高電壓 位準之間的較大差異。高電壓位準需要在程式化操作期間 使用施加於WL的高程式化脈衝電壓，並且此舉會增加。 126474.doc 200832413 式干擾效應，如以下所示。 程式操作藉由將高電a施加於選擇的WL並將〇電麗施加 於選擇的BL而將應力置於欲加以程式化的單元上，其中將 未選擇的WL保持在導電電屋並將未選擇的肌保持在低於 程式化電壓之某電壓。雖然將選擇的頁之所有閘極與施加 於選擇的WL之高電塵連接，但是僅將程式化應力施加於 選擇的WL及選擇的此之交又點處的單元，因為乳電壓與 未選擇的BL之間的差異係低於WL電壓與選擇的bl之間的 差異。在理想裝置中，僅選擇的單元將在程式化操作期間 改變其浮動閘極電荷，但是在實際裝置中，選擇的机與 :選擇的BL之間的較小應力亦會引起該等浮動閘極上的電 打中的&小^化。此係稱為程式干擾現象而且其效應係主 要在低電壓位準單元中可見並且係在使用較高程式化電塵 時增加。在包含程式干擾效應之—程式化操作之後的單元 臨界電壓分佈之一範例係顯示在圖6中並在以下加以說 明。 以下乾例說明簡化情形下的程式干擾效應，其中藉由8 個電壓位準（#〇至#7)表示欲加以程式化至快閃記憶體的資 料存在不同程式化技術，但是其通常使用程式化電壓之 順序增加以程式化不同電壓位準，因此此範例假定程式化 位準#1 ’接著#2等，直至#7。此範例亦假定首先將欲加以 私式化至位準#Ν的單元程式化至位準…至以冰丨），並接 著使用較高程式化電壓將此等單元程式化至位準倾。該範 例假定藉由所有8個電壓位準來表示使用者資料並且將使 126474.doc 10 200832413 用^資料均勾地分佈在此等8個位準當中。 m以抹除狀態中的所有單元開始，如圖3所示。圖4 =程式化位準#1後的電遷分佈，其中位準#1包含欲加以 1 匕至位準#1的單元且亦包含欲加以程式化至位準#2至 #7的單元。在此等單 / 在其洋動閘極中達到其目標電荷以 後，將欲加以程式化至一 旱#1的早兀之BL置於禁止狀態。 圖5纟、、員不程式化至yjy ο /Ζ» 、 後的電壓分佈，其中位準#2包含 欲加以程式化至位準#2 - 、 的早疋且亦包含欲加以程式化至位 ;至7的早兀。圖6顯示程式化位準#7後的電壓分佈， 其中當程式化高位準(例如位準_)時，主要藉由程式 干擾現象引起低位進八& 民位旱刀佈（例如分佈#0及#1)的加寬及偏 移。可以看出某4M立進ώ 1 - - —位丰#1早7L已變為位準#2單元，因此當 從快閃記憶體讀取該箄罝斤卩主 ^ 成寺早兀時，讀取該等單元將會出錯。 各種技術嘗試調整所兹4 矛式化的笔壓位準，因此最終電壓分 佈，在右邊位置較窄’但是程式干擾效應取決於所程式化 的貧料内容之事實使得設計針對所有資料圖案工作的適當 技術比較困難。例如，可首 J百无將位準# 1之位置設定為較低 電壓，因此藉由程式π Μ、、隹以Ώ上 式化位準#6及#7所引起的程式干擾使#1 分佈進入右邊位置，γ Η ， 仁疋此項技術不適合於不包含藉由位 準#6及#7所表示的眘祖々百 、 、科之頁’因為在此情況下藉由較低位 準引起的程式干擾效廡在盆, 文應係甚小，而且將某些#1單元讀取為 #0單元。 、 因此廣泛認識到需要並且非常有利的係具有程式化快閃 單元之方法，其克服如以上說明的已知方法之缺點。 126474.doc -11 - 200832413 【發明内容】 本發明係一種用卷留-^ , 用於母早兀夕位兀之快閃裝置程式化的技 術，其減降低程式干擾效應。 、據本么明’提供—種將資料儲存在—記憶體褒置中的 方法’其包含下列步驟：⑷從該記憶體裝置之—主機接收 至少兩複數個位元以將其儲存在該記憶體裝置之一非揮發 :生記憶體的複數個單元中；(b)將該至少兩複數個位元财;

i己憶體裝置之—揮發性記憶體中；以及⑷隨將該至少 兩複數個位元儲存在該揮發性記憶體中以後，藉由下列之 步驟將該至少兩複數個位元館存在該複數個單元中：⑴將 。亥等單7C之第一至少一個單元的臨界電壓提高至大於—檢 驗電壓之第一數值；以及⑼在各第一至少一個單元之臨 界电壓貫質上保持在該第一數值時，將該等單元之第二至 ^们單元的臨界電壓提高至小於該檢驗電壓之第二數 值’其中將A複數個位元之各位元的至少―個位元儲存在 該等單元之至少一個單元中。 依據本發明，提供一種記憶體裝置，其包含：（a)包含複 數個單元的一非揮發性記憶體；(b) 一揮發性記憶體；以及 (C)一控制|§，其運作以回應從該記憶體裝置之主機接收至 少兩複數個位7G以將其儲存在該記憶體裝置中··⑴將該至 ^'兩複數個位元儲存在該揮發性記憶體中，並且（Η)隨將 4至少兩複數個位元儲存在該揮發性記憶體中之後，藉由 包含下列之步驟將該至少兩複數個位元儲存在該複數個單 元中·（A)將该等單元之第一至少一個單元的臨界電壓提 I26474.doc -12- 200832413 南至大於一檢驗電壓之第一數值，以及（B)在各第一至少 -個單元之臨界電壓實質上保持在該第一數值時，將該等 單元=第二至少—個單元的臨界電壓提高至小於該檢驗電 壓之第二數值，其中將該複數個位元之各位it的至少一個 位元儲存在該等單元之至少一個單元中。 依據本發明，提供-種儲存資料之方法，其包含·⑷將 至少兩複數個位元儲存在一記憶體裝置之揮發性記憶體 中；以及(b)隨將兩複數個位元儲存在該揮發性記憶體中之 後:藉由包含下狀步驟將該至少兩複數個位元儲存在該 記憶體裝置之-非揮發性記憶體的複數個單元中··⑴將該 等早兀之第一至少一個單元的臨界電壓提高至大於一檢驗 電壓之第-數值，以及（Π)在各第―至少―個單元之臨界 電壓貫質上保持在該第一數值時，將該等單元之第二至少 -個單it的臨界電壓提高至小於該檢驗電壓之第二數值； =中將該複數個位元之各位元的至少—個位S儲存在該等 單元之至少一個單元中。 依據本發明，提供-種系統’其包含：⑷一記憶體裝 置，其包含：⑴一揮發性記憶體，以及（ii)包含複數個單 元的第一非揮發性記憶體；(b)第二非揮發性記憶體，其中 儲存用於帛#揮發性§己憶體的軟體驅動程式之碼，該石馬 包：用以藉由包括下列之步驟將至少兩複數個位元儲存在 «亥第非揮發性記憶體中的瑪：⑴將該至少兩複數個位元 儲存在該揮發性記憶體中，以及⑼隨將該至少兩複數個 位元儲存在該揮發性記憶體中之後，藉由包含下列 126474.doc -13 - 200832413 將該至少兩複數個位元儲存在該複數個單元中··（A)將該 等單元之第-至少-個單元的臨界電壓提高至大於一祕 電壓2 —數值，以及⑻在各第—至少-個單元之臨界 電屋實質上保持在該第一數值時，將該等單元之第二至少 一個單㈣臨界電壓提高至小於該檢驗電壓之第二數值， 二中將4 *數個位凡之各位（的至少_個位元儲存在該等 7之至少一個單元中；以及⑷—處理器，其用以執行該 碼。 本發明之第-基本方法係將資料储存一記憶體裝置中的 方法。該記憶體裝置從其主機接收兩或更多複數個位元以 將其健存在該記憶體裝置之一非揮發性記憶體之翠元中。 百先’將該複數個位元儲存在該記憶體裝置之一揮發性記 體中。隨後’將該複數個位元儲存在該非揮發性記憶體 之稷數個單元中。將該等位元儲存在該非揮發性記憶體之 該等單元中包含將該等單元之第或多個翠元之各單元 的臣品界電壓提高至大於一檢驗電麼之第一數值並接著在該 w第一單71之該（等）臨界電麼實質上保持在該（等）第一數 值τ將。亥等早兀之第二一或多個單元之各單元的臨界電 ϋ高到、於該檢驗電1之第二數值。—單元之臨界電魔 、保持在某數值意指臨界電壓之任何變化係足夠 小’因此臨界電屢保持在單一臨界電塵位準群組内。將複 :個，元之各位元的至少一個位元儲存在該等單元之至少 :個早70中。後者限制將本發明與使用寫入快取之先前技 術忑體ι置區分。在此一先前技術裝置中，將第一複數 I26474.doc -14- 200832413 個位7G儲存在第—揮發性記憶體巾，然後將其傳輸至 揮發性㈣體之第—複數個單元；且若欲加以儲存在第二 稷數，早π中的第二複數個位元在已將第—複數個位元傳 輸至第？旻數個單元之前達到，則在第一複數個位元之傳 輸、、、口束後將第二複數個位元儲存在第二揮發性記憶體中。 本I明之第二基本方法係類似於第一基本方法，但是缺 /攸口亥。己r思體裝置之一主機帛收複數個位元的步驟，因此 此基本方法可順從於藉由該記憶體裝置之主機以及該記憶 -衣本身所只鈿。首先，將兩或更多複數個位元儲存在 该'己憶體裝置之-揮發性記憶體中。隨後，採用與第一基 本方法中的方式相同之方式，將該複數個位元儲存在該= fe體裝置之-非揮發性記憶體之複數個單元中。 較仏而β將複數個位元之各位元的至少、一個位元儲存 在該等單元之每一個單元中。 車乂仏而曰，该等單元共用該非揮發性記憶體之一共同字 線。 車乂仫而5，在第一方法中，藉由該主機採用分離的個別 才曰令發运複數個位元之各位元。斜如，若該主機藉由發送 一序列形式程式化前置操作碼、位址頁丨、資料頁丨、虛 擬程式化尾置操作碼、位址頁2、資料頁2、程式化尾置操 作碼”來發送兩複數個位元至該記憶體裝置，則將兩複數 個位元視為藉由兩個指令加以發送，因為虛擬程式化尾置 操作碼會將定義第一複數個位元（位址頁丨、資料頁丨）的欄 位與定義第二複數個位元（位址頁2、資料頁2)的攔位分 126474.doc •15- 200832413 車父佳而言，如在以下說明的π — 兄月的冋時程式化範例”中一樣， 將兩或更多複數個位元儲存在 ― 安 仔隹孩4早兀中產生個別位元圖 木其係儲存在其中儲存自複彳lil A _ ^ _ 卞曰後歎個位兀之各位元的至少一 固位元之一或多個單元之各單 。或者，如在以下說明 的順序程式化範例”中一樣，蔣不々兩々 樣將兩或更多複數個位元儲存 在4等早元中僅產生個別 立击… 圖案之—部分，其係、儲存在 具中儲存自複數個位元之各位开 心合位7〇的至少一個位元之一 個單元之各單元中。 本發明之範疇亦包含肖θ 括具有禝數個單元之非揮發性記 fe體的一記憶體裝置、一揮 谭I〖生冗憶體以及一控制器，盆 :二程式化該等單元以回應使用本發明之第一方法從一： :接收兩或更多複數個位元。較佳而言 快閃單元。 ~久次 本發明之範疇亦包含一系綠 .^ ..^ 糸、、先，其包含具有揮發性記憶體 的圮憶體裝置以及包含禎食f 0 一 匕3複數個早兀的第一非揮發性記憶 體，且亦包含第二非揮於枓 , ^體，其中儲存軟體驅動程 式之碼，其實施本發明繁- 弟—方法，並且亦包含用以執行 石亥碼的處理器。較佳而古， _ "弟一非揮發性記憶體係反及快

閃記憶體。 K 在以下範例中，”複數個"你—及 是歎彳口位兀係位元之，’邏輯頁”。位亓 之邏輯頁係在本文中睁解灸Α 奴— 緊解為思指在數目上等於實體頁中的 早凡之數目的位元之群蚯， 、 、 口此母早元Ν位元之實體頁可 以儲存至多Ν個邏輯頁。悱、 、弭貝陕閃圮憶體裝置通常經組態用以 126474.doc -16 - 200832413 每次從其主機接收位元之一邏輯頁。在一個類別的mlc快 閃記憶體裝置中，隨著邏輯頁達到，該裝置將邏輯頁儲存 在其快閃記憶體中。在另一個類別的MLC快閃記憶體裝置 中’該裝置累積一局部非揮發性記憶體（例如RAM)或一組 暫存器中的邏輯頁，直至已累積位元之至少兩個邏輯頁的 價值（幾乎一直累積，直至已累積位元之完整實體頁的價 值），並接著程式化其快閃記憶體之一實體頁以儲存所有

累積的位π。本發明係關於第二類別的MLC快閃記憶體裝 置。 【實施方式】 參考圖式及隨附說明，可較佳地瞭解依據本發明之快閃 記憶體程式化的原理及操作。 本么明的主要概念係將程式化操作分成兩或更多階段， 其中在程式化低電壓位準之後程式化高電壓位準。該程式 干擾效應係完全取決於電壓位準的差異’因此電壓分佈之 最高偏移係在程式化最高電a位準及較低㈣位準受到最 大影響時。與程式化高位準之第一階段相關聯的程式干擾 會主要地影響處於抹除狀態巾的單元。最終電隸準通常 包含抹除狀態’因此當以參考位準時考量其分佈加寬。 广欠參考圖式’圖7至"顯示8位準單元裝置之一程式化 操作的範例，將程式化据作八4、 八化麵作刀成兩個部分以降低程式干擾 效應。 在程式化操作之前 中，如圖7所示。 斤有單元係在位準#〇，即抹除狀態 I26474.doc -17- 200832413 程式化之第一階段使用高電壓以程式化位準#4至#7。圖 8顯示在程式化位準#4之後的該等單元之電壓分佈。現在 處於位準#4的單元係欲加以程式化至位準#4及更高位準 (在此範例中為位準#5、#6及#7)的單元。圖9顯示在程式化 位準#4至#7之後的分佈。施加高電壓以程式化位準糾及” 已使抹除狀態之單元分佈由於程式干擾效應而變得較寬， 如圖9所示。 私式化操作之第二階段僅使用較低程式化電壓，因為此 P皆段僅程式化位準至#3，因此可最小化程式干擾對較低 位準的效應。圖1 0顯示在程式化位準# 1之後的電壓分佈， 亚且圖11顯示在程式化位準#2及#3之後的分佈。在程式化 高位準（例如位準#6及#7)之後程式化較低位準（例如位準#1 及#2)因此低位準單元尚未受到程式干擾效應的影響。 此外第一階段僅對位準#0分佈之寬度進行較小改變，此 變化在感覺上於圖1!中比於圖9中寬。 本發明之本質係，在寫入單元之一實體頁時，在程式化 設=為低臨界電壓的該頁之單元之前程式化設定為高臨界 甩壓的该頁之單元。依據其目標狀態程式化單元之此排序 係新穎的而且與其中程式化從低臨界狀態進行至高臨界狀 態的常用技術相反。係此非標準排序提供程式干擾效應方 面的降低之利益。 儘管以上說明參考MLC反及裝置的基本架構，但是本發 明亦可應用於先前技術裝置中使用的多個複雜M l。快閃裝 置架構。應請注意下列說明。 126474.doc -18- 200832413 Α·以上範例係在一字線與一頁 況。在某些裝置中，存在丘用、同子在一對一對應之情 兩頁，如在稱八门—予線的多個頁（通常為 ,卞面貝及偶數與奇數頁”之組態中的 的實體f °而^意此等頁係藉由快閃記憶體裝置所定義 二=以獨立地寫入該等頁之各頁，所以本發明之方 :用=入：頁之各頁，而不管該頁是否佔據完全字線 次與一或多個其他頁共用其字線。 二係將共:一MLC單元之所有資料位元同時寫 位元於力/ 之’不存在料元儲存小於其最大 單：力之位元的穩定狀態。在某些裝置中，逐一地將一 早凡之位元寫入該單元中，因此存在 欲儲存其他位元之情形。此方法為較佳方法的 =:快閃裝置的使用者提供欲加以零星寫入的位… 二=連續群組的位元之間有較長的時間間隔，因此有 中的^無論位元是否已經可用均能夠將位元儲存至該單元 。基於本發明之目的，同時寫入所有位元的第一方法係 稱為”同日夺寫入”或”同時程式化”， 在左兮--丄 乂 個位儿儲 係稱二V二=至少另一個位元，則該方法 ㈣日1寫1丨_式化”。本㈣之方法可應用 寫入方法及分離地應用於順序寫入方法之各級，其 中：二:入之各級係在將兩或更多位元儲存在每單元該級 中的h況下使用同時寫入之自身寫入。 為說明順序寫入對同時官 ΠΓ主# _ 對J卞寫入’下表顯不識別位準#0至#7 126474.doc -19· 200832413 ::位：的一種方式，個別位元圖案用以將。與7之間的整 歎录不為二進位數字·· 位準# 0 、一 1. ----- ---- -------- 5 —' — ---- 位元圖案 111 110 101 100 oil 010 \J ΠΠ1 7 在以下說明Φ，他令士 - M r _ UUl 000 一 < 一诅兀圖案中，最右 邊位元係最不重要位元而最左邊 H达银TL係取重要位元。假設 應用私式每次產生8512個資料位元（兩個邏輯頁，每一 個邏輯頁有4256個位 、隹^ 兀）以储存在每實體頁4256個八位 準快閃單it之兩個實體頁中。當產生第m2個資料位元 時，將此等位元儲存為第一實體頁之該等單元的兩個最重 要位兀。在第一程式化階段，將欲儲存最重要"〇〇”的單元 程式化至位準#6而且將欲儲存最重要"ig"的單元程式化至 位準料。在第二程式化階段’將欲儲存最重要"〇ι"的單元 知式化至位準#2。欲儲存最重要” p的單元保持未程式 化。當產生下-8512個資料位元時，同樣地程式化第二實 體頁。當產生第三8512個資料位元時，如下將此等位元儲 :為兩個實體頁之位元圖案的最不重要位元。首先，將已 得以程式化至位準# 6且雪至紗十 +且而要儲存最不重要"0”位元的單元 程式化至位準#7而且將已得以程式化至位準#4且需要儲存 最不重要"0"位元的單元程式化至位準#5。最終，將已得 以程式化至摩且需要儲存最不重要”〇”位元的單元程 式化至位準#3而且將需要儲存最不重要T位元的未程式 化單元程式化至位準# 1。 126474.doc -20- 200832413

當然，若該應用程式每次產生12768個資料位元（三個邏 輯頁，每一個邏輯有4256個位元），則同時儲存該等位 兀，如圖7至11所說明。在第一程式化階段中，將需要加 以私式化以儲存”〇 1丨"的單元程式化至位準#4 ;將需要加 以程式化以儲存”010”的單元程式化至位準#5 ;將需要加 以程式化以儲存”001”的單元程式化至位準#6 ;以及將需 要加以程式化以儲存”〇〇〇”位元的單元程式化至位準〇 中。在第二程式化階段中，將需要加以程式化以儲存 ’的未程式化單元程式化至位準#1，·將需要加以程式 化以儲存” 101”的未程式化單元程式化至位準#2;以及將 需要加以程式化以儲存”丨〇〇”的未程式化單元程式化至位 隼#3 〇 在後者範例中，下列格雷（Gray)碼位元指派可用以在由 於臨界分佈偏移而起的不正確讀取情況下降低位元錯誤之 數目。 、

在第一程式化階段中，將需要加以程式化以儲存”001 " 的單兀程式化至位準#4 ;將需要加以程式化以儲存，，〇〇〇，， 的單元程式化至位準#5;將需要加以程式化以儲存”010” 位元的單元程式化至位準#6;以及將需要加以程式化以儲 存”01 Γ，的單元程式化至位準#7中。在第三程式化階段 中’將需要加以程式化以儲存”丨1〇，，的未程式化單元程式 I26474.doc 21 200832413 化至位準#1 ;將需要加以程式化以儲存”100”位元的未程 式化單元程式化至位準#2;以及將需要加以程式化以儲存 π 1 〇 1 ”的未程式化單元程式化至位準#3。 圖12係本發明之與主機2〇耦合的一快閃記憶體裝置丨❹之 高階方塊圖。圖2係從Ban美國專利第5,404,485號改編，該 專利係基於所有目的全部以引用的方式併入本文中。快閃 圮憶體裝置10包含包括單元區塊（例如圖丨所說明的區塊）的 反及陕閃5己體14、一控制器12及一隨機存取記憶體 (RAM)16。對應KUS 5,404,485之快閃控制14的控制器12 借助於RAM 16來管理快閃記憶體14，如在us 5,4〇4,485及 美國專利第5,937,425號中所說明，其係基於所有目的全部 以引用的方式併入本文中。此外，在從主機2〇接收兩或更 夕複數個位元以將其儲存在快閃記憶體14之字線中之後， 控制器12首先將該等位元儲存在RAM 16中。接著，控制 器丨2將位元傳輸至快閃記憶體丨4之目標字線。在第一程式 化階段中，將該字線之某些單元的臨界電壓提高至一檢驗 電壓以上的數值，該檢驗電壓將儲存最重要，，〇，，位元的單 元與儲存最重要M”位元的單元區分。在第二程式化階段 中，將許多其餘單元之臨界電壓提高至此檢驗電壓以下的 數值該子線之δ亥等單元之各單元儲存自從主機2〇接收的 複數個位元之各位元的一個位元。 圖13係本發明之一替代性資料儲存系統4〇的高階部分方 塊圖。資料儲存系統40包含一處理器42及四個記憶體裝 置RAM 44、一開機R〇M 46、一大量儲存裝置（硬碟㈣ 126474.doc -22- 200832413 :二:快閃記憶體裝置30,其全部經由一共同匯流排5〇進 二-。像快閃記憶體裝置1G—樣，快閃記憶體裝置观 丨、閃。己體32(其包含單元區塊，例如圖1所說明 的區塊），只 亦包含一内部RAM 36。不像快閃記 ㈣，快閃記憶體裝置30缺少其自己的控制器。取而代 之的疋，處理器42藉由執行軟體驅動程 二該控 _ 細 5,4G4,4_S 5,937,425^ =

貝广本：明之多位元程式化方法。明確而言，軟體驅動程 j 52匕3寫入功能，其在由藉由處理器42所執行的應用 轾式加以調用’從而將資料位元之字線價值寫入快閃記憶 體Μ之:字線時，會首先將所有該等位元儲存在ram % 中並接著將該等位元傳輸至快閃記憶體32之目標字線，如 :上針對决閃§己憶體裝置i 〇所說明。軟體驅動程式Μ之碼 系儲存在大里儲存裝置48中且載入ram料以便執行。快 閃，憶體裝置30亦包含一匯流排介面34,其用以使處理器 42能夠與快閃記憶體32及RAM 36通信。 雖然已相對於有限數目的具體實施例來說明本發明，但 應明白可對本發明進行許多變更、修改及作其他應用。 【圖式簡單說明】 u 本文中參考附圖僅藉由範例方式說明本發明，其中： 圖1係一反及快閃單元區塊之示意圖； 圖2至6 4明私式化依據先前技術的一反及字線之單元 圖7至11說明程式化依據本發明的一反及字線之單元； 圖12係本發明之一記憶體裝置的高階方塊圖；及 126474.doc -23- 200832413 圖13係本發明之一資料儲存系統的部分高階方塊圖。 【主要元件符號說明】

10 快閃記憶體裝置 12 控制器 14 反及快閃記憶體 16 RAM 20 主機 30 快閃記憶體裝置 32 反及快閃記憶體 34 匯流排介面 36 内部RAM 40 資料儲存糸統 42 處理器 44 RAM 46 開機ROM 48 大量儲存裝置 50 共同匯流排 52 軟體驅動程式 SGD 第一選擇閘極 SGS 第二選擇閘極 126474.doc -24 -

Claims (1)

1. 200832413 十、申請專利範圍： 1· 一種記憶體裝置，其包括： (a) —非揮發性記憶體，其包含複數個單元； (b) —揮發性記憶體；以及 ‘ ⑷-控制器’其運作以回應從該記憶體裝置之一主 ‘ 冑接收至少兩複數個位元以將其儲存在該記憶體 裝置中： ⑴將該至少兩複數個位元儲存在該揮發性記憶體 _ 中，以及 (π)隨該將該至少兩複數個位元儲存在該揮發性記 憶體中之後，藉由包含下列之步驟將該至少兩 複數個位元儲存在該複數個單元中·· (A)將该等單元之一第一至少一個單元之一臨 界電壓提高至大於一檢驗電壓之一第一數 值，以及 • (B)在該第一至少一個單元之各單元之該臨界 電壓實質上保持在該第一數值時，將該等 單元之一第二至少一個單元之一臨界電壓 • 提高至小於該檢驗電壓之一第二數值， • 其中將該複數個位元之各位元的至少一個位元 儲存在該等單元之至少一個單元中。 2·如明求項1之記憶體裝置，其中該非揮發性記憶體係— 反及快閃記憶體。 3·如請求们之記憶體裝置’其中該等單元共用該非揮發 I26474.doc 200832413 性記憶體之一共同字線。 4. 一種系統，其包括： (a) — §己丨,¾體裝置，其包含： (i) 一揮發性記憶體，以及 (11) 一第一非揮發性記憶體，其包含複數個單元； (b) —第二非揮發性記憶體，其中儲存用於該第一非 揮發性圮憶體的一軟體驅動程式之碼，該碼包含 用以藉由包含下列之步驟將至少兩複數個位元儲 存在該第一非揮發性記憶體中的碼： (i) 將该至少兩複數個位元儲存在該揮發性記憶體 中，以及 (ii) 隨該將該至少兩複數個位元儲存在該揮發性記 憶體中之後，藉由包含下列之步驟將該至少兩 複數個位元儲存在該複數個單元中： (A) 將该等單元之一第一至少一個單元之一臨 界電壓提高至大於一檢驗電壓之一第一數 值，以及 (B) 在該第一至少一個單元之各單元之該臨界 包壓貝貝上保持在該第一數值時，將該等 單元之一第二至少一個單元之一臨界電壓 提尚至小於該檢驗電壓之一第二數值， 其中將該複數個位元之各位元的至少一個位元 儲存在該等單元之至少一個單元中；以及 (c) 一處理器，其用以執行該碼。 126474.doc -2 - 200832413 5·如明求項4之系統，其中該第一非揮發性記憶體係一反 及快閃記憶體。 6·如明求項4之系統，其中該等單元共用該第一非揮發性 吕己憶體之一共同字線。 7·種將貝料儲存在一記憶體中之方法，其包括下列步 驟： (a) 從該記憶體裝置之一主機接收至少兩複數個位元 乂將其彳諸存在该記憶體裝置之一非揮發性記憶體 之複數個單元中； (b) 將该至少兩複數個位元儲存在該記憶體裝置之一 揮發性記憶體中；以及 (0隨該將該至少兩複數個位元儲存在該揮發性記憶 體中之後，藉由包含下列之步驟將該至少兩複數 個拉元儲存在該複數個單元中： (〇將該等單元之一第一至少一個單元之一臨界電 壓提高至大於一檢驗電壓之一第一數值；以及 (Π)在該第一至少一個單元之各單元之該臨界電壓 實質上保持在該第一數值時，將該等單元之一 第二至少一個單元之一臨界電壓提高至小於該 檢驗電壓之一第二數值； 其中將該複數個纟元之各位元的至少一個位元儲 存在該等單元之至少一個單元中。 8·如請求項7之方法，其♦將該複數個位元之各位元的至 少一個位元儲存在該等單元之各單元中。 126474.doc 200832413 9.如請求jg 7 、 方法，其中該等單元共用該非揮發性記憶 體之一共同字線。 〜 如月求項7之方法，其中藉由該主機採用一分離的個別 才曰令來發送該複數個位元之各位元。 月长項7之方法，其中該將該至少兩複數個位元儲存 在/複數個單元中產生儲存在該至少一個單元之各單元 中的一個別位元圖案。

   12·如請求項7之方法，其中該將該至少兩複數個位元儲存 在該複數個單元中僅產生儲存在該至少一個單元之各單 元中的一個別位元圖案之一部分。 1 3 · —種儲存資料之方法，其包括： (a) 將至少兩複數個位元儲存在一記憶體裝置之一揮 發性記憶體中；以及 (b) 隨該將該兩複數個位元儲存在該揮發性記憶體中 之後，藉由包含下列之步驟將該至少兩複數個位 兀儲存在該記憶體裝置之一非揮發性記憶體之複 數個單元中： (i)將邊專早元之一弟一至少一個單元之一臨界電 壓提高至大於一檢驗電壓之一第一數值，以及 (11)在該第一至少一個單元之各單元之該臨界電壓 實質上保持在該第一數值時，將該等單元之一 第二至少一個單元之一臨界電壓提高至小於該 檢驗電壓之一第二數值； 其中將該複數個位元之各位元的至少一個位元儲 126474.doc 200832413 存在該等單元之至少一個單元中。 14·如凊求項π之方法，其中將該複數個位元之各位元的至 少一個位元儲存在該等單元之各單元中。 15·如請求項13之方法’其中該等單元共用該非揮發性記憶 體之一共同字線。 16.如請求項13之方法’其中該將該至少兩複數個位元儲存 在該複數個單元中會產生儲存在該至少一個單元之各單 元中的一個別位元圖案。

   17. 如請求項U之方法，其中該將該至少兩複數個位元儲存 在該複數個單元中僅產生儲存在該至少— / 一 ^ 個早兀之各單 元中的一個別位元圖案之一部分。

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