TW200418129A - Method for manufacturing semiconductor devices - Google Patents

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200418129 五、發明說明（1) 發明所屬之j支術^領域 本發明係關於一種用以製造包含低電阻金屬導線及 低介電常數（low-dielectric-constant)介電層的半導體 元件的改良製程，特別是關於在製造包含埋有銅或其他 低電阻金屬内連線的低介電常數介電層的半導體元件 時，保護低介電常數（1 〇 W - K )介電層以避免被例如是電漿 蝕刻製程所剝蝕的改良製程。本發明之方法係藉由在形 成低介電常數介電層之後不需額外的介電層圖案化製 程，以簡化半導體元件之銅製程。本發明所揭露之方法 較佳係適用於製造包含傳統雙重鑲嵌製程的半導體。 先前技術 半導體工業之趨勢係於所謂的鑲嵌製程（Damascene process)或雙重鑲敌製程（Dual Damascene process)中 使用銅金屬作為導線材料。鑲嵌係為一種内連線製造流 程，一般而言，此製程係先形成絕緣層再填滿金屬以形 成導線’此導線係為構成部分積體電路的内連線。雙重 鑲嵌係為一種多層内連線製程，此製程除了形成單一鑲 嵌製程之溝渠之外，另形成例如是鎢金屬填充形式的介 層窗。在包含積體電路的半導體晶片中，導線或所謂’’内 連線’’係被沈積來内連主動元件及被動元件。 因為銅金屬具有較佳之導電率，並且比包括一般常 用之鋁及鋁合金等的其他金屬更可靠，所以，在VLSI及 U L S I之用以形成内連線的金屬化製程中，使用銅金屬作 為鋁及鋁矽合金之替代材料的趨勢逐漸增加。然而，使

9979twf.ptd 第6頁 200418129 之 題 問 術 技 2)的 /IV 屬 奶金 明同 發ΙΓ 、 用 五 於 加 施 接 直 屬 金 銅 當 為 係 將構 子結 原線 銅連 ，内 時鋁 間的 之統 層傳 銅。 與中 層料 矽材 於的 層接 障鄰 阻他 加其 施或 先矽 未至 而散 ’擴 上會 使 1 合田 e V ， e 1 而 r-然 e t ο η • 1 層 層障 電阻 介要 間需 層不 矽常 化通 氧間 二之 與D) 線IL 屬， 金1C Istr 在C e Ί-χ 6 中11 d 内 用 e A、 e^ f(s覆 若的包 式要層 方必電 作是介 製層間 銅晶層 }籽的 Ί-Χ 銅圍 :則周，被 狀-)會 種.Ξ必 二4-勢 慮a / 1 屬 考P金 應⑴銅 ，C ) 寺 e 2 B _-( 屬E ·， 金 Jr) 銅鍍ye 用電 a 中性 層之 電件 介元 之低 近降 鄰地 至顯 散明 #趴 地則 易， 輕時 以底 可基 子矽 原達 銅到 ’ 子 後原 此銅 ， 旦 部一 能 在 存 要 需 此 因 驟 步 之 要 必 為 係 覆 包 之 銅 述 前 於 由 -K替 OW代 (1係 數佳 常較 電料 介材 低數 是常 如電 例介 與低 層中 銅其 II， 分層 以料 料材 材他 障其 阻的 層等 一料 有材 義材 定電 係介 料的 材數 數常 常電 電介 介之 低矽 。化 料氧 材二 層於 電低 介數 間常 層電 為介 作有 矽具 化種 氧一 二成 體 導} IX 半C 對： 。式 右形 左種 4 2 為有 係常 數通 常料 電材 介數 之常 吩電 化介 氧低 二， 中言 其而 ，程 料流 造 製 質 改

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9979lwf. ptd 第7頁 200418129 五、發明說明（3) 串影干擾（cross-talk 電阻-電容延遲（RC delay) noise) 之優點之 數。 有相 常數介電 如，美國 元件，此 觸及汲極 極電極相 係在預定 相接觸， 層圖案化 料而分離 其中低電 族群，而 料而分離 散阻障之 美國 含下列步 電層之表 層（c 〇 p p e 導體晶片 之過程中 内連線上之功率消耗等。有機低介電常數材料 一係提供低於改質的二氧化矽材料的介電常 當多的先前技術文獻對含有銅内連線及低介電 層的半導體元件之製造進行廣泛地討論。例 第5 9 6 5 9 3 4號專利係揭露形成於晶圓上的半導體 晶圓所包括之源極區及沒極區係分別與源極接 接觸相接觸。每一源極區及汲極區係藉由與閘 連接的閘極區域而分離，第一層圖案化内連線 的圖案下，與源極接觸、汲極接觸及閘極電極 第二層圖案化内連線藉由多條金屬線而與第一 内連線相接觸。前述金屬線係藉由第一介電材 ，而且第二層圖案化内連線包括低電阻金屬， 阻金屬係選自於由銅、金、銀、顧等所組成之 且藉由不易受到低電阻金屬擴散的平坦介電材 。此平坦介電材料係為可作為低電阻金屬之擴 材料，例如是苯環丁浠或其衍生物。 第6 0 9 6 6 4 8號專利係揭露一種金屬化製程，係包 驟，首先於石夕層表面形成介電層。接著，於介 面形成阻障層，之後，於阻障層上沈積銅籽晶 r s e e d 1 a y e r )。在沈積銅籽晶層之後，對此半 進行退火處理，以修補銅籽晶層與阻障層沈積 對任何晶體所造成的損傷，以及控制銅膜的特

IK

9979twf.ptd 第8頁 200418129 五、發明說明（4) 性。形成銅線之後，於半導體晶片表面上沈積低介電常 數層。此低介電常數層填滿位於銅線與非導電材料之間 的間隙。另一實例是形成一阻障層以使低介電常數層與 銅層分離。 美國第6 1 0 0 1 8 4號專利係揭露一種在使用有以低介電 常數（low-K)有機材料作為介電層的半導體晶片上形成雙 重鑲嵌内連線結構的製造技術。U S 6 1 0 0 1 8 4號專利所揭露 之製程係包括下列步驟：（a )在半導體晶片上沈積阻障層 及銅籽晶層；（b )在沈積銅籽晶層後對半導體晶片進行退 火處理；（c )使用微影法，於銅籽晶層上形成圖案化光阻 層；（d)在半導體晶片上電鍍一層銅導電層；（e)剝除圖 案化光阻層以及位於此圖案化光阻層之下的局部阻障層 及銅籽晶層；以及（f )於此半導體晶片上沈積低介電常數 〇 在所有上述製程中，低介電常數層總是在形成銅π 連線之後形成。然而，藉由先形成低介電常數介電層， 再圖案化低介電常數介電層，再將銅填入形成於低介電 常數介電層内的溝渠以形成銅内連線的方式係為令人滿 意的。然而，在銅内連線及低介電常數介電層之間必需 形成阻障層，而且在形成低介電常數介電層之後必需對 低介電常數介電層進行一次電漿蝕刻製程。本發明之發 明人發現此電漿蝕刻製程會對低介電常數介電層之完善 度造成顯著地且不良之影響。此問題會導致產品功能之 降低。

II 99791 wf. ptd 第9頁 200418129 五、發明說明（5) 發明内容 本發明之目的係提供一種銅基半導體的改良製程。 較特別的是，本發明之目的係提供一種方法以改善使用 銅或其他低電阻金屬作為内連線且含有低介電常數介電 層的半導體元件的製造流程。在銅基半導體元件中，為 了使電阻電容效應（R C D e 1 a y )之最小化，使用低介電常 數介電層是重要的。本發明允許在形成低介電常數介電 層後形成銅内連線，而可以防止低介電常數介電層受到 會降低低介電常數介電層之完善度的電漿蝕刻製程的影 響。本發明所揭露之方法最佳係適用於使用傳統雙重鑲 嵌製程的半導體製程，其中導電層雖藉由層間介電層而 分離，但藉由導電的介層窗以使其相互連接。 本發明提出一種半導體元件的形成方法，包括： (1 )於晶圓上形成二氧化矽玻璃層； (2 )依據預定之銅内連線圖案，以微影法圖案化二氧 化矽玻璃層； (3 )於二氧化矽玻璃層上均勻地沈積介電層； (4 )對前述介電層進行非等向性蝕刻，以形成側壁保 護層； (5 )在晶圓上沈積低介電常數介電層，且此低介電常 數介電層覆蓋二氧化矽玻璃層及側壁保護層； (6 )平坦化低介電常數介電層； (7 )進行微影蝕刻，以移除二氧化矽玻璃層而於低介 電常數介電層中形成溝渠；以及

1ΙΓ 画圓

9979twf. ptd 第10頁 200418129 五、發明說明（6) (8 )沈積導電材料以填滿溝渠。 本發明之一個重要的因素，係在二氧化矽玻璃層上 所形成之模仿銅内連線的假想金屬線（P s e u d 〇 - m e t a 1 1 i n e )係最後被圖案化。本發明允許此金屬内連線在形成 低介電常數介電層後形成。其也可以允許在形成低介電 常數介電層之前，先藉由電漿蝕刻形成介電側壁阻障 (側壁保護層之形式）。前者可在不需要額外之形成額 外介電層步驟的情形下改善金屬内連線圖案之準確性， 而且後者也可以藉由消除當形成低介電常數介電層後形 成介電側壁阻障所必需之電漿蝕刻階段，以協助保存低 介電常數介電層之完善。 本發明之製程最佳係適用於形成半導體元件，其中 導電材料例如是銅、金、銀等的低電阻金屬，較佳係為 銅。在以前述導電材料填充溝渠之後，可藉由化學機械 研磨（chemical-mechanical polishing，CMP)製程進行 平坦化。在金屬填入步驟之前，可於溝渠内沈積一層薄 的阻障金屬層。於金屬層及低介電常數介電層上沈積一 層氮化矽層可以避免受到後續製程的影響。 本發明特舉較佳實施例，並配合所附圖式，對本發 明進行詳細說明如下： 實施方式 : 本發明係揭露一種方法以改善包含銅（或其他低電 阻金屬）内連線及低介電常數介電層的半導體元件的製 造流程。可在保證銅基半導體元件之完善的情形下，以

9979twf. ptd 第11頁 200418129 五、發明說明（7) 低介電常數介電層使低電阻 允許在形成低介電常數介電 由消除用以在銅内連線及低 要之介電側壁阻障的後續電 數介電層維持其完善。本發 於包含傳統雙重鑲嵌製程的 中兩導電層雖藉由層間介電 電介層窗而電性連接。 本發明之一個重要的因 形成之假想金屬線係最後被 介電層及介電側壁阻障之後 的低電阻線取代之。此金屬 介電層後形成’而且在形成 藉由電漿蝕刻形成介電側壁 )。前者可在不需要額外之 下，改善金屬内連線圖案之 由消除當形成低介電常數介 所必需之電漿蝕刻階段，以 之完善。 本發明之製程係在局部 成銅内連線，其形成方法包 (1 )於晶圓表面上形成， 於層間介電層上之氮化矽層 其中層間介電層内包含一個 金屬之擴散最小化。本發明 層後形成銅内連線，而可藉 介電常數介電層之間形成必 漿蝕刻製程，而使低介電常 明所揭露之方法最佳係適用 半導體元件的製造方法，其 層而相互分離，但仍藉由導 素， 圖案 ，移 内連 低介 阻障 形成 準確 電層 協助 係在 化。 除假 線係 電常 (側 額外 性， 後之 保存 銅内 在形 想金 在形 數介 壁保 介電 而且 形成 低介 連線 成低 屬線 成低 電層 護層 層步 後者 介電 電常 之位 介電 而且 介電 之前 之形 驟的 也可 側壁 數介 置所 常數 以真 常數 ，先 式 情形 以藉 阻障 電層 鑲嵌製程中依據預定圖案形 括下列主要步驟： 二氧化矽玻璃層，亦即在形成 頂面形成二氧化矽玻璃層， 或多個鶴插塞形式的介層

IP 9979twf. ptd 第12頁 200418129 五、發明說明（8) 囪 ， (2 )依據預定之銅内連線圖案，以微影法圖案化二氧 化矽玻璃層； (3 )於二氧化矽玻璃層上均勻地沈積介電層； (4 )對前述介電層進行非等向性蝕刻，以於二氧化矽 玻璃層側壁形成側壁保護層； (5 )在晶圓上沈積低介電常數介電層，且此低介電常 數介電層覆蓋二氧化矽玻璃層及側壁保護層，之後，藉 由化學機械研磨法平坦化此低介電常數介電層，其中此 低介電常數介電層例如是由氧化氟改質的二氧化矽、三 噁烷二矽改質的二氧化矽或例如是聚醯亞胺的有機高分 子所形成； ，且同時於 之後’沈積 其中導電 之後，沈積 (6 )進行微影蝕刻，移除二氧化矽玻璃層 低介電常數介電層中形成溝渠； (7 )於溝渠中沈積一層薄的金屬阻障層， 較佳為銅金屬層的導電金屬層，以填滿溝渠， 金屬例如是銅、金、銀或始，較佳係為銅； (8 )以化學機械研磨法平坦化前述銅層， 氮化矽層以在後續製程中保護低介電常數介電層。 接著，本發明特舉一實例對本發明進行更詳細之說 明。值得注意的是，下述實例中，圖式及說明僅用以說 明本發明之較佳實例，然其並非用以限定本發明。 實例1 第1圖〜第1 2圖係為依據本發明之較佳實施例而繪示

9979lwf.ptd 第13頁 200418129 五、發明說明（9) 形成銅内連線以嵌入低介電常數介電層中的主要步驟。 這些步驟詳述如下。 如第1圖所示，在二氧化矽玻璃層4上形成圖案化光 阻5 ，且形成於此二氧化矽玻璃層4之下的内介電層1中包 含至少一個介層窗2。此二氧化矽玻璃層4之厚度係為 1500埃〜4500埃左右。在内介電層1與二氧化矽玻璃層4 之間形成有厚度為5 0埃〜5 0 0埃左右的氮化矽層3。 如第2圖所示，依據為銅内連線而設計之預定圖案， 對二氧化矽玻璃層4進行微影蝕刻。 如第3圖所示，在包含二氧化矽玻璃層4的晶圓表面 均勻地沈積一層具有相對高介電常數的保護介電層6 ’ 。 此保護介電層6 ’之厚度係為1 0 0埃〜3 0 0埃左右。 如第4圖所示，在二氧化矽玻璃層4之側壁上形成介 電側壁保護層6。 如第5圖所示，沈積一層低介電常數介電層7以覆蓋 整個晶圓。此低介電常數介電層7之厚度為2 0 0 0埃〜6 5 0 0 埃左右。之後，如第6圖所示，以化學機械研磨法，平坦 化此低介電常數介電層7。 如第7圖所示，在低介電常數介電層7之頂面形成一 層氮化石夕層8。此氮化石夕層8之厚度為50埃〜300埃左右。 此氮4匕矽層8係作為後續製程之蝕刻停止層。 如第8圖所示，在晶圓表面上形成另一層光阻層5’ ， 並圖案化以暴露出二氧化矽玻璃層4。如第9圖所示，隨 著光阻層5 ’之移除，二氧化矽玻璃層4也藉由罩幕蝕刻而

99T9twf. ptd 第14頁 200418129 五、發明說明（ίο) 移除，並形 如第10 1 4中沈積金 佳係為墙化 且其厚度較 係為2000埃 如第1 1 此化學機械 最後， 矽層1 1以保 雖然本 用以限定本 之精神和範 明之保護範 成溝渠1 4。 圖所示，在原先填充二氧化矽玻璃層4的溝渠 屬阻障層1 2及銅層9。金屬阻障層1 2之材質較 矣II 古(cobalt tungsten phosphide 、C〇WP)， 佳係為1 0 0埃〜4 0 0埃左右。銅層9之厚度較佳 〜6500埃左右。 圖所示，藉由化學機械研磨法平坦化銅層9。 研磨製程係停止於第1 0圖所示之氮化矽層8。 如第1 2圖所示，在晶圓表面沈積另一層氮化 護低介電常數介電層7。 發明已以一較佳實施例揭露如上，然其並非 發明，任何熟習此技藝者，在不脫離本發明 圍内，當可作各種之更動與潤飾，因此本發 圍當視後附之申請專利範圍所界定者為準。

9979twf. ptd 第15頁 200418129 圖式簡單說明 第1圖係繪示在二氧化矽玻璃層上形成圖案化光阻， 且形成於此二氧化矽玻璃層之下的介電層中包含至少一 個介層窗的示意圖。 第2圖係繪示依據為銅内連線而設計之預定圖案，對 二氧化矽玻璃層蝕刻的示意圖。 第3圖係繪示在包含二氧化石夕玻璃層的晶圓表面均勻 地沈積一層介電層的示意圖。 第4圖係繪示在二氧化矽玻璃層之側壁上形成介電側 壁保護層的示意圖。 第5圖係繪示沈積一層低介電常數介電層以覆蓋整個 晶圓的示意圖。 第6圖係繪示平坦化低介電常數介電層的示意圖。 第7圖係繪示在低介電常數介電層之頂面形成一層氮 化石夕層的示意圖。 第8圖係繪示在晶圓上形成一層光阻層，並圖案化以 暴露出二氧化石夕玻璃層的示意圖。 第9圖係繪示隨著光阻層之移除，二氧化矽玻璃層也 藉由罩幕I虫刻而移除的示意圖。 第1 0圖係繪示在原先填充二氧化矽玻璃層的溝渠中 沈積金屬阻障層及銅層的示意圖。 第1 1圖係繪示藉由化學機械研磨法平坦化銅層的示 意圖。 第1 2圖係繪示在晶圓表面沈積一層氮化矽層以保護 低介電常數介電層的示意圖。

9979twi.ptd 第16頁 200418129 圖式簡單說明 圖式標示說明: 1 :内介電層 2 介層窗 3 氮化矽層 4 二氧化矽玻璃 層 5 光阻層 5, :光阻層 6 ： :介電側壁保護 層 6, :保護介電層 7 低介電常數介 電 8 氮化矽層 9 銅層 11 :氮化矽層 12 :金屬阻障層 14 :溝渠

9979twf. ptd 第17頁

Claims (1)

1. 200418129 六、申請專利範圍 1 . 一種半導體元件的製造方法，包括： (a )於一晶圓表面形成一二氧化矽玻璃層； (b )依據預定之金屬内連線圖案，以微影法圖案化該 二氧化$夕玻璃層， (c )於該二氧化矽玻璃層上均勻地沈積一保護層介電 層； (d )對該保護介電層進行非等向性蝕刻，以於該二氧 化矽玻璃層側壁形成一側壁保護層； (e )在該晶圓上沈積一低介電常數材料以形成一低介 電常數介電層，且該低介電常數介電層覆蓋該二氧化矽 玻璃層及該側壁保護層，再以化學機械研磨法平坦化該 低介電常數介電層，且該低介電常數介電層之介電常數 係低於二氧化矽之介電常數； (ί )進行微影蝕刻，移除該二氧化矽玻璃層，以於該 低介電常數介電層中形成一溝渠； (g )沈積一導電金屬層以填滿該溝渠；以及 (h )平坦化該導電金屬層。 2 .如申請專利範圍第1項所述之半導體元件的製造方 法，其中該導電金屬層之材質係為銅。 3 .如申請專利範圍第1項所述之半導體元件的製造方 法，其中該導電金屬層之材質係選自由銅、金、銀、鉑 等所組成之族群其中之一。 4 .如申請專利範圍第1項所述之半導體元件的製造方 法，其中在沈積該導電金屬層以填滿該溝渠的步驟之

   9979twf.ptd 第18頁 200418129 六、申請專利範圍 前，更包括於該溝渠中沈積一金屬阻障層。 5 .如申請專利範圍第1項所述之半導體元件的製造方 法，其中該低介電常數介電材料係為改質的二氧化矽。 6 .如申請專利範圍第1項所述之半導體元件的製造方 法，其中該低介電常數介電材料係為氧化氟改質的二氧 化矽或三噁烷二矽改質的二氧化矽。 7 .如申請專利範圍第1項所述之半導體元件的製造方 法’其中該低介電常數介電材料係為有機面分子。 8 .如申請專利範圍第1項所述之半導體元件的製造方 法，其中該低介電常數介電材料係為聚醯亞胺高分子。 9 .如申請專利範圍第1項所述之半導體元件的製造方 法，其中該二氧化石夕玻璃層係形成於一氮化石夕層上，且 該氮化矽層係形成於一層間介電層上，該層間介電層内 包含至少一導電介層窗。 1 0 . —種半導體元件的製造方法，包括： ^ (a )於一晶圓表面形成一二氧化矽玻璃層； (b )依據預定之銅内連線圖案，以微影法圖案化該二 氧化矽玻璃層； (c )於該二氧化矽玻璃層上均勻地沈積一保護層介電 層； (d )對該保護介電層進行非等向性蝕刻，以於該二氧 化矽玻璃層側壁形成一側壁保護層； (e )在該晶圓上沈積一低介電常數材料以形成一低介 電常數介電層，且該低介電常數介電層覆蓋該二氧化矽

   9979twf.ptd 第19頁 200418129 六、申請專利範圍 玻璃層及該側壁保護層，再以化學機械研磨法平坦化該 低介電常數介電層，且該低介電常數介電層之介電常數 係低於二氧化矽之介電常數； (f) 進行微影蝕刻，移除該二氧化矽玻璃層，以於該 低介電常數介電層中形成一溝渠； (g) 沈積一銅層以填滿該溝渠；以及 (h )平坦化該銅層。 1 1 .如申請專利範圍第1 〇項所述之半導體元件的製造 方法，其中在沈積該銅層以填滿該溝渠的步驟之前，更 包括於該溝渠中沈積一金屬阻障層。 1 2 .如申請專利範圍第1 0項所述之半導體元件的製造 方法，其中該低介電常數介電材料係為改質的二氧化 石夕。 1 3 .如申請專利範圍第1 0項所述之半導體元件的製造 方法，其中該低介電常數介電材料係為氧化氟改質的二 氧化矽或三噁烷二矽改質的二氧化矽。 1 4 .如申請專利範圍第1 0項所述之半導體元件的製造 方法，其中該低介電常數介電材料係為有機高分子。 1 5 .如申請專利範圍第1 0項所述之半導體元件的製造 方法，其中該低介電常數介電材料係為聚醯亞胺高分 1 6 .如申請專利範圍第1 0項所述之半導體元件的製造 方法，其中該二氧化矽玻璃層係形成於一氮化矽層上， 且該氮化矽層係形成於一層間介電層上，該層間介電層

   9979twf. ptd 第20頁 200418129 六、申請專利範圍 内包含至少一導電介層窗 ilili 9979twf. ptd 第21頁