TW200410398A - Static random access memory with symmetric leakage-compensated bit line - Google Patents

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Description

200410398 玖、發明說明： 【發明所屬之技術領域】 本發明之具體實施例與電路有關，更明確地說，係關於 靜態隨機存取記憶體電路。 【先前技術】 SRAM(靜態隨機存取記憶體）係一種記憶體技術，其在高 速快取或暫存器檔中具有極重要的應用。此種高速的記憶 體通常會與一微處理器核心被整合於一晶粒之上，並且可 用以儲存指令以及微處理器所使用與產生的資料。舉例來 說’圖1中便以高階的方式來摘要說明一部份的電腦系統。 微處理器102包括快取1〇4及暫存器檔106，隨即便構成SRAM 記憶體。快取104可能是記憶體階層的一部份，用以儲存指 令與資料；而系統記憶體108則是該記憶體階層的一部份。 微處理器102與記憶體108之間的通信係藉由記憶體控制器 (或晶片組）110來完成，該記憶體控制器還有助於與週邊組 件112來進行通信。微處理器可透過匯流排或點對點的互連 線114直接與記憶體控制器丨丨〇進行通信。 隨著製程技術朝越來越小的尺寸發展，電晶體中的次臨 界漏電流便可能會造成問題。舉例來說，讀取sram中的記 憶體單元時通常都會依賴一對位元線上所產生的差動電 壓，該差動電壓可用以表示已儲存的資訊位元。有許多其 它的記憶體單元會共用同一對的位元線。於讀取作業期間了 未被讀取之單元中的次臨界漏電流便可能會產生一不正確 的差動電壓，而於該等位元線上被感測到。 87325 200410398 圖2所示的便係上面的範例。可藉由宣告字組線2〇8為高 位準（例如Vcc)來讀取包含跨越耦合反向器2〇4與2〇6的記憶 ta單元202。記憶體單元202可於位元線2 1 〇與2 12之上提供 差動電壓。為簡化起見，圖中僅以虛線顯示出兩個其它的 $己fe體來與該記憶體單元202共用位元線21 〇與2 12，不過， 只際上將會有更多此等記憶體單元（在下文與圖2有關的討 論中，吾人假設共用該等位元線的所有其它記憶體單元皆 與虛線中所示的記憶體單元具有相同的狀態）。記憶體單元 2〇2的狀態係節點214為低位準（例如Vss)，而節點216為高位 準。最差的情況係，未被讀取之記憶體單元為讓節點214a 與214b為高位準而節點216a與216b為低位準來儲存資料位 元的記憶體單元。字組線208被宣告為高位準之後，存取 nMOSFET(n型金屬氧化物半導體場效電晶體）218與22〇便會 開啟。兩條位元線都被預充電至高位準之後，概念上，位 元線210便會放電，而位元線212則會維持其高位準狀態， 使得感測放大器222能夠感測到正確的差動電壓。不過，雖 然存取nMOSFET 218a、218b、220a及220b都為關閉狀態， 卻仍然有漏電流會流過它們。此漏電流會阻止記憶體單元 202放電位元線210並且阻止記憶體單元202維持位元線212 的高位準狀態。因此，讀取作業會非常容易受到該等位元 線上的雜訊的影響，導致感測放大器222提供不正確的結 果。 【發明内容】 本發明提供一種用於靜態隨機存取記憶體之八單元的記憶 87325 200410398 體單元，該記憶體單元包括跨越耦合的反向器，用以儲存資 訊位元；兩個被連接至區域位元線的存取nM〇sFET，用以 存取已儲存的資訊位元；以及兩個nM〇SFET，各具有一被 連接至接地且被耦合至該區域位元線與該等跨越耦合反向器 的閘極，因而便可平衡流至未被讀取之一記憶體單元之區二 位兀線的次臨界漏電流以及從未被讀取之記憶體單元之區域 位元線流過來的次臨界漏電流。 【實施方式】 圖3為一記憶體單元3〇2，其被連接至位元線3〇4與3〇6， 並且由字組線308來存取。為簡化起見，圖中並未顯示出寫 入埠，而且僅顯示出一個記憶體單元，不過實際上會有許 多的記憶體單元共用位元線304與3〇6。資訊狀態係由跨越 耦合的反向备310與312來儲存，而且藉由宣告字組線308為 高位準讓存取nMOSFET 324與326開啟，便可存取所儲存的 資訊狀態。11]^08?£丁314被耦合之後，其其中一個源極/汲 極端點會被連接至跨越耦合反向器31〇與312的節點318，而 其另一個源極/汲極端點則會被連接至位元線3〇4。nMOSFET 3 16被耦合之後，其其中一個源極/汲極端點會被連接至跨 越耦合反向器3 10與312的節點320，而其另一個源極/汲極 端點則會被連接至位元線306。兩個nMOSFET 3 14與3 16的 閘極都被連接至接地322(VSS)。 讓nMOSFET 3 14與316的閘極被連接至接地322，該些 nMOSFET便會關閉，不過次臨界漏電流將會導通。流過 nMOSFET 3 14與3 16的次臨界漏電流分別於圖3中以i3與丨4來 87325 200410398 表示。假設記憶體單元302未被讀取，那麼字組線308為低 位準，而存取nMOSFET 324與326便會關閉。次臨界漏電流 將會通過nMOSFET 324與326，分別於圖3中以丨丨與匕來表 示。假設位元線304與306已經被預充電至相同的電壓vcc。 吾人可輕易地看出，每個nMOSFET 3 14、3 16、324及326皆 具有相同的閘極至源極電壓。如果nMOSFET 314、316、324 及326匹配使其具有相同的特徵值的話，那麼丨1==丨4且丨2_3。 因此，便可平衡各種的次臨界漏電流，讓記憶體單元3〇2不 會對位元線304與306上的差動電壓造成任何影響。 雖然圖中未顯示，不過，共用位元線3 〇4與3 〇6的其它記 憶體單元於結構上亦與記憶體單元302相同。於讀取一記憶 體單元之前，·該等位元線會被預充電至vcc，因此對於未被 讀取的所有記憶體單元而言，上面與次臨界漏電流有關的 敘述皆成立。請注意，當進行讀取作業時，被讀取的記憶 體單元會於該等位元線之上產生一差動電壓，因而該等各 種的次臨界漏電流都僅會被約略地平衡。不過當出現差動 電壓時，被連接至該等位元線的感測放大器便會進行估算， 使得此約略平衡結果不致造成太大問題。因此，出現於一 共同位元線對之間的差動電壓便不大會受到共用該等位元 線之兄憶體單元數量的影響，因而可簡化記憶體配置。再 者’因為平衡的次臨界漏電流的關係，圖3的記憶體單元便 可利用低臨界電壓的nMOSFET以及漏電較高的nMOSFET來 加速出現差動電壓。因此，吾人認為可以利用圖3的記憶體 單元來實現高效能的SRAM。 87325 200410398 於其中一特殊具體實施例中，可以配置如圖3所示的記憶 體單元種類，其中相鄰的記憶體單元可共用一位元線。該 等字組線會被連接至該等記憶體單元，使得於相同的讀取 作業期間不會同時讀取任何共用同一位元線的兩個記憶體 單元。圖4所示的便係此種記憶體配置，為簡化起見，圖中 僅顯示出兩個記憶體單元。實際上，可將大量的記憶體單 元佈置於「X」（字組線）方向與「y」（位元線）方向之中。如 圖4所不’ $己丨思體早元4 〇2的存取ηΜΟ SFET會被連接至字組 、、泉4 0 4，並且被連接至位元線4 〇 6與4 〇 8。於字組線方向中與 記憶體單元402相鄰的記憶體單元（記憶體單元41〇)的存取 nMOSFET會被連接至字組線4〇2(其與字組線4〇4相鄰），並 且被連接至位元線408與412。請注意，位元線4〇8係被兩個 :te骹早兀4〇2與410共用。如此一來，便可縮減該等記憶 to單7C的+組、線方向（χ方向）’因而可更有效地使用晶粒面 積。 二人可以對所揭不的具體實施例進行各種修改，而不會 脫離如下面申請專利範圍所定義之本發明的範疇。 【圖式簡單說明】 圖1為以高階的方式來圖解部份的先前技術電腦系統。 圖2為先前技術的SRam。 圖3為根據本發明且辦舍、> 、 、 /、"旦②她例I SRAM中的記憶體單元。 圖4為根據本發明且晋渔余、> 、 r 、 /、月旦男她例I記憶體單元佈置圖。 【圖式代表符號說明】 102 微處理器 87325 -10- 200410398 104 快取 106 暫存器檔 108 系統記憶體 110 記憶體控制器 112 週邊組件 114 匯流排 202 記憶體單元 204, 206反向器 208 字組線 210, 212位元線 214, 214a，214b，216, 216a，216b 節點 218, 218a，218b， n型金屬氧化物半導體場效電晶體 220, 220a， 220b 222 感測放大器 302 記憶體單元 304, 306位元線 308 字組線 310, 312反向器 3 14, 3 16, 3 24, 3 26 η型金屬氧化物半導體場效電晶體 318, 320 節點 322 接地 402 記憶體單元 -11 - 87325 200410398 402, 404 字組線 406, 408, 412 位元線 410 記憶體單元 12 87325

Claims (1)

  1. 200410398 拾、申請專利範圍： 1. 一種記憶體，包括： 一字組線； 一第一位元線； 一第二位元線；以及 一記憶體單元，包括 跨越耦合的反向器，其包括第一與第二節點，用以 儲存由該第一與第二節點處之互補電壓所代表的資訊 狀態； 一第一 nMOSFET，其包括一被連接至該字組線的閘 極，並且只要開啟便可於該第一位元線與該第一節點 之間提供一低阻抗； 一第二nMOSFET，其包括一被連接至該字組線的閘 極，並且只要開啟便可於該第二位元線與該第二節點 之間提供一低阻抗； 一第三nMOSFET，其包括一被連接至該接地的閘極， 並且可於該第二節點與該第一位元線之間導通漏電 流；以及 一第四nMOSFET，其包括一被連接至該接地的閘極， 並且可於該第一節點與該第二位元線之間導通漏電 流。 2. 如申請專利範圍第1項之記憶體，其中該等第一、第二、 第三與第四nMOSFET互相匹配。 3. —種記憶體，包括： 87325 200410398 一字組線； 一第一位元線； 一第二位元線；以及 一記憶體單元，其包括 一第一 pMOSFET，其包括一閘極與一沒極； 一第一 nMOSFET，其包括一閘極與一被連接至該第 一 pMOSFET之沒極的沒極； 一第二pMOSFET，其包括一被連接至該第一 pMOSFET之汲極的閘極，以及一被連接至該第一 0 pMOSFET之閘極且被連接至該第一 nMOSFET之閘極的 汲極； 一第二nMOSFET，其包括一被連接至該第二 pMOSFET之閘極的閘極，以及一被連接至該第二 pMOSFET之汲極的汲極；
    一第三nMOSFET，其包括一被連接至該字組線的閘 極，一被連接至該第一pMOSFET之汲極的第一源極/汲 極端點，以及一被連接至該第一位元線的第二源極/汲 極端點； 一第四nMOSFET，其包括一被連接至該字組線的閘 極，一被連接至該第二pMOSFET之汲極的第一源極/汲 極端點，以及一被連接至該第二位元線的第二源極/汲 極端點； 一第五nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第二pMOSFET之汲極的第一源極/汲極端 87325 -2- 200410398 點，以及一被連接至該第一位元線的第二源極/汲極端 點；以及 一第六nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第一 pMOSFET之汲極的第一源極/汲極端 點，以及一被連接至該第二位元線的第二源極/沒極端 點0 4·如申請專利範圍第3項之記憶體，其中該等第三、第四、 第五與第六nMOSFET全部互相匹配。
    5. —種記憶體，包括： 一字組線； 一第一位元線； 一第二位元線；以及 一記憶體單元，其包括 跨越耦合的反向器，其包括第一與第二節點，用以 儲存由第一與第二節點處之互補電壓所代表的資訊狀 態；
    一第一 nMOSFET，其包括一被連接至該字組線的閘 極，一被連接至該第一節點的第一源極/汲極端點，以 及一被連接至該第一位元線的第二極/汲極端點； 一第二nMOSFET，其包括一被連接至該字組線的閘 極，一被連接至該第二節點的第一源極/汲極端點，以 及一被連接至該第二位元線的第二極/汲極端點； 一第三nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第二節點的第一源極/汲極端點，以及一 被連接至該第一位元線的第二極/汲極端點；以及 87325 200410398 一第四nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第一節點的第一源極/汲極端點，以及一 被連接至該第二位元線的第二極/汲極端點。 6. 如申請專利範圍第5項之記憶體，其中該等第一、第二、 第三與第四nMOSFET全部互相匹配。 7. —種包括一記憶體的晶粒，該記憶體包括： 一組記憶體單元，其界定出該晶粒的區域，該晶粒的 區域具有一字組線方向； 一第一組字組線； 一第二組字組線；以及 一組位元線； 其中該等第一與第二組字組線的佈置實質上係於該晶 粒的區域上彼此互相平行，使得每條字組線都會沿著該字 組線方向； 其中該等第一與第二組字組線係被佈置於該晶粒的區 域上，使得屬於第一組字組線的每條字組線都不會是最靠 近屬於第一組字組線中任一條字組線的字組線，而且屬於 第二組字組線的每條字組線也都不會是最靠近屬於第二組 字組線中任一條字組線的字組線； 其中對於該字組線方向中互相靠近的任兩個記憶體單 元而言，該等兩個相鄰記憶體單元中的第一記憶體單元會 被連接至屬於該第一組字組線的其中一條字組線，而該等 兩個相鄰記憶體單元中的第二記憶體單元會被連接至屬於 該第二組字組線的其中一條字組線，而且該等兩個記憶體 87325 200410398 單元會共用屬於該組位元線的一位元線；以及 其中該等兩個相鄰記憶體單元中的第一記憶體單元包 ^ · 跨越耦合的反向器，其包括第一與第二節點，用以 儲存由第一與第二節點處之互補電壓所代表的資訊狀 態； 一第一 nMOSFET，其包括一被連接至屬於該第一組 字組線之字組線的閘極，一被連接至該第一節點的第 一源極/汲極端點，以及一被連接至一位元線的第二極/ 汲極端點； 一第二nMOSFET，其包括一被連接至屬於該第一組 字組線之字組線的閘極，一被連接至該第二節點的第 一源極/汲極端點，以及一被連接至該共用位元線的第 二極/汲極端點； 一第三nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第二節點的第一源極/汲極端點，以及一 被連接至該位元線的第二極/汲極端點；以及 一第四nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第一節點的第一源極/汲極端點，以及一 被連接至該共用位元線的第二極/汲極端點。 8. —種電腦系統，包括： 一包含一微處理器的晶粒；以及 該晶粒外部的系統記憶體； 其中該微處理器包括SRAM，該SRAM包括： 87325 200410398 一字組線； 一第一位元線； 一第二位元線；以及 一記憶體單元，其包括 跨越耦合的反向器，其包括第一與第二節點，用 以儲存由第一與第二節點處之互補電壓所代表的資 訊狀態；
    一第一 nMOSFET，其包括一被連接至該字組線的 閘極，一被連接至該第一節點的第一源極/汲極端點， 以及一被連接至該第一位元線的第二極/汲極端點； 一第二nMOSFET，其包括一被連接至該字組線的 閘極，一被連接至該第二節點的第一源極/汲極端點， 以及一被連接至該第二位元線的第二極/汲極端點； 一第三nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第二節點的第一源極/汲極端點，以及 一被連接至該第一位元線的第二極/汲極端點；以及 一第四nMOSFET，其包括一被連接至接地的閘極， 一被連接至該第一節點的第一源極/汲極端點，以及 一被連接至該第二位元線的第二極/汲極端點。 9·如申請專利範圍第8項之記憶體，其中該等第一、第二、 第三與第四nMOSFET全部互相匹配。 87325 -6-
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