TW200409276A - Layout design device for semiconductor integrated circuits, layout design method and layout design program - Google Patents

Description

200409276 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種用以進行元件之佈局之佈局設計裝 置、佈局設計方法及佈局設計程式。 【先前技術】 在半導體積體電路之佈局設計上，係藉由將該半導體 積體電路所含之半導體元件作成元件單元（cell)，並依據電 路圖作成含有該元件單元之塊單元（block cell)，以進行半 導體積體電路之佈局。 第1 6圖係顯示典型的半導體積體電路之設計流程 圖。在步驟S 1 00的系統設計製程中，係決定電路規格、 程序（process)以及晶片尺寸等系統的基本構想。在步驟 S 1〇2的電路設計製程中，係進行具體的電路構成、各種常 數的決定。在步驟S104的塊單元佈局設計製程中，係於

用於電路之 該等元件單 的整體佈局 路整體的佈 積體電路的 的製程中， 積體元件。 S 104中，佈局設計者一

……乂構成元件之電極、絕緣 在上述塊單元佈局設計製程； 面參照在電路設計製程 CAD等圖式輸入支援裝 315103 5 200409276 轟 镠雜領域等之座標 $仃兀件單； 此時，為了減輕佈局設計者的負擔， 局。 標準方式的設計方法。以此標準方式/ 利用種稱為 準的元件單元的佈❺，預先保持在記憶員繁使用的標 (library)，並視需要選擇來 、以作為兀件庫 •丨年Y的元仕留 行塊單元的佈局（例如日本特開 以進 「柰丨々Μ , Π — 8202號公報）。 [專利文獻1]日本制平5_2182 【發明内容】 報 [發明欲解決之問題] 但是，以具有許多客製化元件的類比積體電 言，由於所使用元件之構成要素之大小、，〜 有變更，而無法將元件單元的佈 ‘ _己置寺多 用單元元件庫。因此，對於元件單元之I::要Γ:: 一輸入座標數據以進行元件單元之佈局。 要$兩逐 此外’在將7L件早元加以組合以進行塊單元之 際，有時需要變更元件單元的本身佈局。而且:之 即需對元件單元之各構成要辛此時，佈局設計者 #欣要素重新輪入座 局作業的問題益形繁雜。甚至， 使件佈 此而大為增加。 “數據的輸入錯誤亦因 此外，以包括電容元件或電阻元件之元 電路而言，即使在佈局設計後，亦經常為了調整積：;： 整體的延遲時間而必須微調電容值或電阻值… 輸入電容兀件或電Μ件之各構成要素之座標。在此情兄 31510: 200409276 下’亦會對佈局設計者造成 題。 負擔，導致開發時間延長的ft 此外’在隨電容值或Iβ ^ " 值之微調整而變更電容元別 或龟阻元件之構成時，必須 /V .. ^ 、重新製作製程中所使用的大^ 分遮罩，故對製程產生極大影塑， & 人。丨 θ ‘致衣造成本的增加。 而且，亦經常會有隨元件單元的調 佈局的影響，而必須重靳怂蹄扣 乂包峪正體 鴻室新仗碩開始進行佈局作業。 再者’在佈局設計後，由帝 ％ / e , 、⑨路S又计者或系統設計者 不易確認該結果是否良好，闵 & 難以在電路設計者與佈 局。又什者之間，取得設計上的人 的源因。 。’而成為開發時間延遲 本發明係有鑑於上述習知技術之問題而研創者，复目 的在於提供—種可減輕元件之佈局作業負擔之佈局設計穿

置、佈局設計方法及佈局設計程式，俾解決上述至少' 之一問題。 /、Y

[解決問題之方案] 為解決上述問題，本發明提供_種用以進行連接單位 電阻所構成之電阻元件佈局之佈局設計方法，其特徵 為包括：用以取得界定單位電阻之電阻值、連接型態、二 聯配置數及串聯配置數之參數之參數 亚 、，， /数取侍步驟；以及根據 用以界定前述電阻值之朱數來法令留 ，歎木决疋早位電阻之基本構成， 並根據用以界；t前述連接型態、前述並聯配置數及前 聯配置數之參數來配置及連接前料位電阻之基本構成， 以進行電阻元件佈局之元件單元產生步驟。 31510: 7 200409276 再者，在別述蒼數取得步驟中，亦可更進一步取得用 以界定微調（trimming)電阻值之參數，而在前述元件單元 產生步驟中’亦可更進-步根據用以界定前述微調電阻值 之參數來變更前述單位電阻之基本構成之電極間隔，以進 行電阻元件之佈局。 再且，在前述參數取得步驟中，亦可更進一步取得用 以界定微調連接型態、微調並聯配置數及微調串聯配置數 之參數，而在前述元件單元產生步驟中，亦可更進一步依 據用以界定前述微調連接型態、前述微調並聯配置數及前 述微調串聯配置數之參數來變更前述單位電阻之基本構成 之配置及連接，以進行電阻元件之佈局。 為解決上述問題，本發明之另—型態係提 進行由單位電阻連接所構成之電阻元件佈局之佈局設計裝 置，其特徵為包括：用以取得界定單位電阻之電阻值、連 接型態、並聯配置數及串聯配置數之參數之參數取得機 丨構，以及根據用以界定前述參數取得機構所取得之前述電 阻值之參數來決定單位電阻 ， 前述參數取得機構所取得之一;：二’並根據用以界定 數及則述串聯配置數置 基本構成，以推〜…則述早位電阻之 '丁7°件佈局之元件單元產生機構。 以只〜/在前述參數取得機構令，亦可更進-步取4日用 "疋微調（trimmi )電 于 產生機構中，亦叮"之參數，而在前述元件單元 姓 亦可更進—步根據用以界定前述夫赵η 構所取得之前述微調4 “过参數取得機 门电丨且值之麥數來變更前述單位電阻之 315103 8 基本構成之電極間隔’以 而且，在、+. A 進仃電阻元件之佈局。 在則迷參數取得機描φ ^ 以界定微調連接型態、4:祛構中，亦可更進一步取得用 之參數’而/i "铽调並聯配置數及微調串聯配置數 叩仕月II述元件罝- 據用以界定前π失* 兀產生機構中，亦可更進一步依 態、前述ftTit#文取件機構所取得之前述微調連接型 月j I U e周亚聯配 變更前述單位電阻之 及刖述被調串聯配置數之參數來 元件之佈局。 基本構成之配置及連接，以進行電阻 為解決上述問題，本發明之又—型 1 進行由單位電阻連接所構成種用以 式，其特徵為使電職〜％ &布局之佈局設計程 ^予 月"執仃下列處理，包括：用以〜曰R — 早位電阻之電阻值、 、， 取侍界疋 連接型悲、亚聯配置數及串 之參數之參數取楫牛炉. ¥秘配置數 … 传步驟，以及根據用以界定前述,π 蒼數來決定單位雷阳+甘丄 免I1且值之 u I At 之基本構成，並根據用以界定么 接型態、前述並聯配w 二 戈則这連 卜配置數及則达串聯配置數之參 及連接前述單位電阻之其士槐# 敢來配置 平见兒阻之基本構成，以進行電阻元 之元件單元產生步驟。 之佈局 再者，在前述參數取得步驟中，亦可更進一赉 以界定微調(trimming)電阻值之參數，而在前述二二用 產生步驟中，亦可更進—步根據用以界定前述微单元 之麥數來，交更w述單位電阻之基本構成之電極間嗥 ^ 行電阻元件佈局之處理。 乂進 再且，在前述參數取得步驟中，亦可更進—务 ^ 以界定微調連接型態、微調並聯配置數及微調 取付用 、配置婁i 315103 9 200409276 之參數’而在前述元件單元產生步驟中 據用以界定前述微調連接型態 ::可更進-步依 述微調串聯配置數之參數來變更前述配置數及前 之配置及連接，以進行電阻元 ^之基本構成 【實施方式】 a之處理。 [發明之實施型態] 本發明貫施型態之佈局設計裝置，女〜 本上係由控制，10、輪入部12、輸出部圖所示’基 匯流排18所構成。控制部1〇、輸入部i 心丨意部16及 憶部16係透過匯流排18,而連接成可 ^部14及記 此外，佈局設計裝置係以包括界面貝5fL。 過界面部2〇，與外部的網路22連接 藉由透 由裝置外部接收佈局設計所需之參數等數訊/即可 局設計之結果輪出至裝置外部的電腦。 $疋可將佈 控制部10係藉由執行保持在記憶部 > 式，而由輸入部1 2或界面部2〇取得用以々°又°十矛王 參數，來進行元件單元内之佈局設計處理。仃佈局設計之 輸入部12係用以輪人佈局設計所需之數據。所輸入之 數據係透過匯流排1 8傳送到控制部i 一尺圮憶部1 6。以輪 入部12而言，係以例如適當選擇採用鍵盤等之〜 ^ 置或滑鼠、手寫筆、轨跡球等位置指干步 子輸衣 等為理想。 ^衣置（⑽nungdevice) —輸出部14係顯示由佈局結果或輸入邹U所取得之參 數等。以輸出部14而言’係例如適當選擇採用顯示器、印 315103 10 表機等之輪出裝置等為較佳。 °己十思部1 6传用4- ’…储存及保持由控制部10所執行之佈 局叹什矛王式或由輸入部丨 16 u所輸入之茶數值之用。記憶部 丄; 可精由控制部10適當參照。以記憶部16而 5 ’係可例如適當選遲垃 光碟、或磁帶等。擇才木用半—體記憶體、硬碟、軟碟、 之佈=二參照第2圖之流程圖，詳細說明本實施型態 。又。法。在本實施型態之佈局設計方法上，係將 _ 之兀件自動產生作為元件單元，並將該元 早兀加以組合以進行塊單元之佈局。 程5十方法之各步驟’係藉由電腦轉換成可執行的 執；。t子在。己部16 °而程式係藉由控制部10來讀取 預先以步驟SlG〇之系統設計及步驟S1G2之電 步驟（參日g第1 6 R、 ° °卞 夕 圖)所設計之電路資訊，係由連接在匯流排 1 8之外部數據庫叫出。 在步驟S10中，控制部10係取得所叫出之電路資訊 包含的各元件之型態及在步驟s⑽所指定之程序規則 之類別數據。佈局設I + 汁者係由輪入°卩12來指定電路圖之設 持。接收设计部位之指定的控制部，係判別設計部 位的元件的型態，參昭福弈搜左 “、、預先储存在兄憶部16的基本構成數 據庫，以讀取所指定之元件之基本構叙數據。 例如，在積體電路中含有NPN型雙極電晶體㈣“ 11 ansm°r)30之情況τ，如第3圖所示，係就射極(⑽〗㈣ 315103 11 ZUU4U9276 笔極32、基極（base)♦士 ^ )兒極34、集極（collector)電極36、射 才玉扭雜領域3 1、其托4办& 飞川基極摻雜領域33及集極摻雜 形狀、大小及配署、隹一、 貝A 35寺之 圍電pm 仃初期值（基準值）的讀取。有關於包 %曰"’之兀件分離領域IS037亦可適當讀取初期 在輪入其他凡件型態之情況下亦可進行同樣之處理。 >此等基本構成係依用以決定最小線寬、設計耐壓、設 计性能等設計規則（程序規則）之各類別而預先準備。在反 映f微的修正等類似的複數個程序情況下，亦可先儲存共 通。卩7刀，亚依照設計規則僅將兩者間不同點之部分予以適 當變更輸出。 在步私S 1 2中，控制部i 〇係取得自動產生元件單元 所需之參數。控制部1〇係參照預先儲存在記憶部Μ的參 數數據庫，讀取佈局所需之參數型態及初期值以顯示在輸 f5 4促使佈局設計者變更參數值。佈局設計者如需變 更知出部1 4所顯示之參數值時，係採用輸入部1 2來變更 鲁參數值。 在此’所謂參數係指用以變更元件單元所含之元件之 基本構成者。此外，參數亦以包含用於調整（微調）電容值 或電阻值者為佳。有關於微調之參數茲容後陳述。 例如，在電路上使用雙極電晶體30時，如第4圖所示， 係進行（a)基準部分之長度（E—LENGTH ·•射極長度）、（b)並 聯配置在由元件單元亦即元件分離領域ISQ3 7所包圍之領 域内的元件數（E—MULTI :並聯元件數）、（c)集極的有無 (C一OFT)、（d)射極之數量（E_NUM)、⑷集極之位置 315)03 200409276 (C_P〇SITI〇N)、（f)電極之重複圖案（射極條數E—ROW、基 極條數B_ROW以及電極順序）之變更。 在此，（a)射極長度E—LENGTH係為顯示構成基準部 分之射極電極之長度之蒼數’係設定由設計規則所決定之 最小值以上之值。（b)並聯元件數E_MULTI係為顯示在單 元内並聯配置之元件之數量之參數，係設定1以上之整 數。（c)集極電極之有無C_OFF係為顯示是否設置集極電 極之蒼數’在設置集極電極時設定為“〇N” ’在未設置集極· 電極時設定為“OFF”。（d)射極電極之數量E_NUM係為顯 示射極電極之數量之參數，係設定1以上之整數。（e)射極 電極之位置C_POSITION係為顯示是否將集極電極設在基 極電極側、射極電極側或雙方其中之一之參數，當設置在 基極電極側時設定為“TOP”，當設置在射極電極側時設定 為“BOTTOM”，或設置在雙方時設定為“BOTH”。（f)電極之 重複圖案係為顯示串聯配置元件時電極之配置圖案之參 數，包括射極電極朝串聯方向之數量（射極條數E_ROW)、· 基極電極朝串聯方向之數量（基極條數B_R〇W)及電極順 序。在射極朝串聯方向之數量E_R〇W及基極電極朝串聯 方向之數量B—ROW上係設定1以上之整數。在電極順序 上係擇一設定“E/B”或“B/E”。 在步驟S 1 4中，係根據所輸入的參數值及設計規則， 由控制部1 0變更元件之電極或摻雜領域之形狀、大小及配 置等之基本構成而自動產生元件單元。 例如，在雙極電晶體中，係根據（a)射極長度 13 315103 200409276 E —LENGTH、（b)並聯元件數E —MULTI、（c)集極電極之有 無C —OFF、（d)射極電極之數量E—NUM、（e)集極電極之位 置C_P〇SITI〇N以及（f)電極之重複圖案（發射極條數 E—ROW、基極條數B —ROW、以及電極順序）之設定來變更 元件之基本構成而產生元件單元。 (a) 根據射極長度E—LENGTH之值，變更射極電極32 之長度d。如第4圖所示，如設定射極長度E—LENGTH二4.6 φ // m時，則如第5(a)圖所示，射極電極32之長度d即設為 4.6 // m。此外，其他電極及摻雜領域之尺寸亦隨該變更而 變更。此外，在本例中，係以金屬電極與射極摻雜領域3 1 作歐姆接觸之接觸孔之部分作為射極電極3 2，其顯示射極 電極3 2之形狀與大小完整地反映在射極摻雜領域3 1之形 狀與大小之情況。應該控制的是射極摻雜領域3 1之形狀與 大小與配置、以及用以與金屬電極作歐姆接觸之接觸孔之 形狀與大小與配置，在兩者需分別控制之步驟中，宜變更 鲁其主要參數。 (b) 根據並聯元件數E_MULTI之值，變更並聯配置在 單元内之基板構成3 0之數量。如第4圖所示，茲假定當設 定並聯元件數E—MULTI = 2時，如第5(b)圖所示，在由相 同之元件分離領域IS037所包圍之領域内將電晶體並聯排 列配置成2個。此時，亦可一併變更射極長度E —LENGTH 與並聯元件數E_MULTI，而同時變更元件之尺寸以及並聯 配置數。

(c) 根據集極電極之有無C —OFF之設定，決定是否冊J 14 315103 200409276 =木極包極36 °例如’當集極電極之有無C —OFF為“〇N” 日守’如第5(c)圖所示，即成為具有集極電極％之元件之構 成另方面’當集極電極之有無c 一OFF為”OFF”時，則 士口 C / j \ Θ所示即成為刪除集極電極3 6之構成。此時， 木極心才隹領域3 5即與集極電極％ 一同刪除。 ⑷根據射極電極之數量Ε一NUM之設定，&定射極電 極32之數里。當射極電極之數量e—num為2時，如第5卜、 圖戶斤示，g|7朝国； ^ s不X方向變更成將射極電極3 2作成2個之 ▲ 、、’、P相對衣共通的基極摻雜領域3 3變更成將射極摻 雜領域3 1形成2個々^ 们之構成。同樣地，亦可對集極電極3 6 或基極電極34設定參數，以變更電極數。 ⑷根據集極電極之位置C_p〇sm〇N之設定 極電極36之位置。當隹 文木 “而”時，如第6^同 m〇N為 極34側。當集極:所不，集極電極％即配置在基極電 士 一 τ。电極之位置 C-P〇SITI〇N 為，，BOTTOM” 4，則如弟6(b)圖所示，隹 32側。此外，+隹,$極电極〕6即配置在射極電極 S集極電極之^办署 日车，則如篦以、 置C—POSITION為”BOTH” %，則如弟6(c)圖所示， 射極電極32兩方之側广極36即配置在基極34及 隨集極電極36一併變更。 員域35之位置亦 ⑴根據$極之重複圖案（射極條數 B 以及電極順序)，決定集極電極％ T數 以及射極電極32對串聯方向之配置圖宰。心：極34 數E R〇W=2、其办伙奴 ^ 例如’ §射極條 - 基極條數以及電極順序〜£” 315103 15 200409276 時，如第7⑷圖所示，即依 第！射極電極仏 ^極電極36、第！基極34a、

Kb之順序配置電極。二極電極州以及第2射極電極 圖所示，依隼極、/ 歪順序ΙΑ，，時，則如第叫 極34a、第2|=36、第1射極電極…、第1基極電 乐2射極電極32b以 配置電極。去射榀伙I 弟2基極电極34b之順序 相等時，例rHR〇W與基極隸B—ROW之值不 寻：例如，射極條數E一以及 日守，如弟7(c)圖所示，隼極 斤 — 第1射極電極32a、第、弟1基極電極34a、 弟基極电極34b、第2射極電極32b、 H極電極34e之順序配置。反之，當射極條數e—靖=3 ^条數B-R〇W=2時’則如第7(d)所示，依集極電 二第1射極電極32a、第1基極電極34a、第2射極 電極=、第2基極電極糾、第3射極電極32c之順序配 置。此時’配屬在各電極之摻雜領域仏、、he、Μ 之圖案亦隨各電極之圖案變更而一同變更。 在此，雖係以雙極電晶體為例進行說明，但在其他元 件型態，亦可同樣地依參數之設定值，來變更預設之元件 之基本構成，以自動產生元件單元。 在步驟S16中，控制部10係將自動產生之元件單元 顯示在輸出部1 4以促使佈局設計者確認，並接受來自饰局 没計者之確認資訊的.輸入，如果元件單元有問題時即返回 步驟S 1 2 ’如無問題則移至步驟S丨8進行處理。 在此，如第8圖所示，亦可與元件單元之產生結果一 併顯示設計規則及各參數值。藉此，不僅佈局設計者，系 16 315103 200409276 統設計者或電路設計者亦可容易確認用以產生元件單元之 设計規則及各參數值之整合性或妥當性。 此外，最好可在確認晝面上變更設計規則及各參數 值，並依該變更來再度產生元件單元並予以顯示。藉此， 即可易於確涊設計規則及各參數值之變更與元件單元之產 生的關係，而得以迅速產生元件單元。 在步驟S18巾’控制部1〇係利用既有的cad等編輯 工具’來使佈局設計者利用手動或自冑方式使元件單元佈 局在塊單元内。例如，可利用採用數位轉換器 的既有編輯工具。 在步驟S20巾，控帝j部1〇 <系將塊單元之佈局結果顯 2於輸出部以促使佈局設計者輸入是否需要變更元件 單元之確認資訊。在佈局設計者需要變更元件單元時，即 將處理送回步驟S12，而當不需變更時則移至步驟S22處 理〇 在γ驟S 2 2中，控制部1 〇係使佈局設計者進行塊單 兀内之元件間之配線。例如，可利用備有壓縮工具 (compaction 1〇〇1)之既有的配線支援工具。此外，亦可採用 自動配線工具。 在步驟S24中，控制部1〇係對塊單元之佈局及配線 之結果應用既有的設計規則檢測（Desigil Rool Check， DRC)、自動比對檢證（Layout Versus Schematic，Lvs)方 去，判斷塊單元是否適合設計規則。如不適合設計規則時 將處理送回步驟s 1 8，如適合設計規則時結束塊單元之佈 315103 200409276 局設計。 在積體電路中含有複數個塊單元時，係藉由反覆執行 佈局方法來進行所需之塊單元之佈局。 如上所述，依據本實施型態，即可根據設計規則及參 數來變更預設之元件之基本構成’並藉此而自動產生元件 單元，無須逐一輸入元件之構成要素之座標數據。因此， 可降低佈局設計者必須輸人之數據量，同時可減輕佈局設 計之負擔。尤其是，在對於例如具有多數客製化工C的類比 積體電路因難以將單S予以標準A，而在無法利用單元元 件庫之積體電路之佈局設計上極為有效。 ▲此外，由於係以可與元件單元之產生結果—併比較設 计規則及各參數值之型態來顯*，故即使非佈局設計專家 之系統設計者或電路設計者亦得以容易確認佈局設計之結 果’且容易回授到系統設計或電路設計。 〈變形例1 > 茲參照第9圖說明有關包括電容元件4〇之元件單元之 自動產生’作為本發明實施型態之變形例1。 _以下之說明係以進行電容值之微調整之參數為t心來 說明:、而對於與上述實施型態為同樣處理之步驟之說明則 一在步驟S10中，佈局設計者係指定電容元件4〇作為 一件土怎在此，茲指定具有金屬一矽氮化膜〜多曰’ 極夕m、土々、 夕日日矽電 之構以之M〇S電容元件。具有在設置於基底 ^ 一 v少日日命 兒上的絕緣膜上設有露出多晶矽電極表面之 J 〇ls 分， 315103 18 200409276 該開口部分由石夕氮化膜覆蓋，且在石夕氮化膜上覆蓋金屬電 極之構成。電容值係由前述開口部分之面積與矽氮化膜之 膜厚來決定。因此，前述開口部分之面積即成為電容之有 效面積。 控制部1 0係接受作為電容元件40内容之指定，由基 本構成數據庫讀取電容元件4 0之基本構成之初期值。 在步驟S 12中，接收元件型態為電容元件40者，控 制部10係由參數數據庫讀取最大電容值（CMAX)、最大電· 極寬度（WMAX)、最大電極長度（LMAX)、微調電容值（C)、 微調電極寬度（W)及微調電極長度（L)之初期值而顯示於輸 出部1 4，以促使佈局設計者變更參數值。 在此，最好係以採用關係式（1)及（2)，輸入最大電容值 CMAX、最大電極寬度WMAX及最大電極長度LMAX之其 中2個值，以及微調電容值C、微調電極寬度W及微調電 極長度L之其中2個值，來自動算出剩餘的參數值。 [數學式1] φ d (1)

c = f£gL (2) 在此， d :絕緣膜之厚度 ε :絕緣膜之介電常數 例如’對於Μ〇S電容元件’輸入最大電容值C M A X二 19 315103 200409276 13.8pF、最大電極寬度WMAX=10 /z m、微調電容值C = 6.9pF 及微調電極寬度W= 1 0 v m時，即成為最大電極長度 LMAX= 1 0 // m及微調電極長度L二5 " m。另夕卜，上述之最 大電極長度LMAX與最大電極寬度WMAX係指上述電容 之有效面積部分之尺寸。 關係式（1)及（2)係於電容元件具有平行電極之構造時 有效，而當具有溝渠（trench)型等複雜的構成時，則最好由 參經驗式求出參數。 在步驟S 1 4中，係根據參數值而自動產生電容元件之 元件單元。在此，茲省略有關根據多數（multi)等一般的參 數之元件單元之自動產生之說明，僅就有關於根據電容元 件所特有之參數之元件單元之產生詳細說明。 當微調電容值C與最大電容值CMAX相等時，如第 1 0(a)圖所示，變更元件之基本構成各部之尺寸及配置俾使 達到最大電容值CMAX。亦即，將矽氧化膜上部電極之開 _ 口部分42之大小設為最大電極寬度WMAX及最大電極長 度LMAX，而其他的基本構成則配合最大電極寬度WMAX 及最大電極長度LMAX予以變更。 另一方面，當微調電容值C與最大電容值CMAX不相 等時，則如第10(b)圖所示，僅變更開口部分42a之尺寸， 俾使電容元件達到微調電容值C。亦即，係以開口部分42a 作為微調電極寬度W及微調電極長度L。由於電容元件之 電容值係由矽氧化膜之開口部分之有效面積所決定，故開 口部分以外之構成不會從相對於最大電容值CMAX者變 20 315103 200409276 更。 在本變形例中，雖就M〇s 徊斟你目女*凡 再^之兒今兀件進行說明， L … 私合兀件亦可予以同樣處理。 口上所述’藉由將微調電容值帝 — Φ g. ^ ^ ^ 4 °周电極見度及微調 电木長度作為茶數輸入，即 ..^ ^ #〇 」惶又更開D部分之尺寸而產 生具有所預期之電容值之元件 ^ ^ ^ ^ 口此，即使電容值隨 迅路叹计之變更而變更時， ξ![ . . n , 將，、對於整體佈局之影響 抑制到取小，同蚪又可獲得 ΐ相蚪私产制加 而炙％谷值。而且，僅需修 相對於在衣私之最終階段中 所用之金屬電極的開口部分 之&罩圖案，即可對應佈局設計之變更。 <變形例2 > 兹參照第η圖以說明包括電阻要素之元件單元之自 動產生，作為本發明實施型態之變形例2。 在以下之說明中，係以電 ^ ^ 兀仔之佈局原有的參數為 〜進行說明，而有關與上述實施 也I怨相同處理之步驟之 說明則予以省略。 在步驟SH)中，佈局設計者係指定電阻元件作為元件 型態。控制部1〇係接受作為電阻元件内容之指定，由基本 構成數據庫讀取電阻元件之基本構成之初期值。 在步驟S12中’接收元件型態為電阻元件者，控制部 10係由參數數據庫讀取總電阻值（R)、單位電阻之電阻值 (RUNIT)、連接型態（RC〇NN)、並聯配置數（pARA N卜串 ，配置數（SERI—N)、配線圖案之變更（EC〇)及靜電破壞對 朿之有無（ESD)之初期值而顯示於輪出部]4，以促使佈局 315103 21 200409276 設計者變更參數值。此外，亦可與上述實施型態同樣地， 進行基準部分之長度、並列配置數、電極之重複圖案等之 參數之設定。 總電阻值R係為顯示元件單元所包含之電阻元件之總 電阻值之參數，輸入0以上之值。該值係可識別為電路圖 中1個電阻元件之值。單位電阻值RUNIT係顯示將元件單 元所含之電阻元件予以分割之單位電阻52之平均每條的 春電阻值之參數。連接型態RCONN係為顯示元件單元内單 位電阻52之連接關係之參數，擇一設定“PARALLEL”、 “PARALLEL_SERIAL”、“ZIGZAG”或 “SERIAL”之其中之 一。並聯配置數PARA_N係為顯示在元件單元内並聯配置 之單位電阻5 2之數量之參數，設定1以上的整數。争聯配 置數SERI_N係為顯示在元件單元内串聯配置之單位電阻 5 2之數量之參數，設定1以上的整數。配線圖案之變更 ECO係將依據連接型態RCONN所決定之元件單元之構成 φ 予以變更，而於欲調整電阻值時所設定之參數，當進行調 整時即設定“ON”，而不進行調整時則設定“OFF”。此配線 圖案之變更ECO設定“ON”時，必須設定新的參數，此點 將於後陳述。靜電破壞對策之有無ESD，係用以選擇一般 電阻元件54或高耐絕緣性的電阻元件54之參數，在作為 高耐絕緣性之電阻元件54時設定“ON”，而在作為一般電 阻元件54時則設定“OFF”。 在上述說明中，當配線圖案之變更ECO為“ON”時， 將更促使輸入微調並聯配置數（EC〇_PARA_N)、微調串聯 22 315103 200409276 配置數（ECO—SERI—N)、微調連接型態（EC〇—RC〇NN)。 此荨參數係用於變更一端設定之單位電阻5 2之連接 關係之情況。微調並聯配置數ECO—PARA—N係為變更配 線圖案時指定用以並聯連接單位電阻5 2之數量之參數，設 疋1以上之整數。微調串聯配置數EC〇—SERI N係在變更 配線圖案時指定用以串聯連接單位電阻52之數量之參 數，設定1以上之整數。微調連接型態Ec〇_c〇NN係為 顯示在單元内單位電阻52之連接之參數，擇一設定 PARALLEL”、“PARALLEL —SERIAL，，“zigzag”或 “SERIAL”之其中之一。 一，二秫S丨4中，係根據參數值而自動產生電阻元件之 :一时在此，炫省略有關根據多數（multi)等一般的參 株 單兀之自動產生之說明，僅就有關於根據電阻元 件所、有之參數之元件單元之產生詳細說明。

之值^ 1初期值之總電阻值R與單位電阻值RUNIT 之值為相同㈠，決定單 生如第U圖所亍之ώ 2之电極50間之距離’產 元。 ”由1條單位電阻52所構成之元件單 距離d係可由公式 之寬度W係由作為 ）¥出。薄層電阻值7 5及摻雜層 [數學式2] 之積體電路之特性等來決定。

R d

Ysgw在此， 315103 23 (3) 200409276 r s係薄層電阻值（Ω / □) 當單位電阻值RUNIT小於總電阻值R時，或當指定 並聯配置數PARA—N或串聯配置數SERI_N時，則依照所 指定的參數產生複數個單位電阻5 2，而決定該等配置及配 線之連接關係。 例如，連接型態 RC〇NN = “PARALLEL_SERIAL’’、並 聯配置數PARA_N = 3及串聯配置數SERI_N = 2時，如第12(a) 籲圖所示，將單位電阻5 2配置成3個並聯而予以並聯連接， 並將單位電阻5 2作成連接成2個串聯之構成。 在此，例如，假設連接型態RCONN =“PARALLEL”、 並聯配置數PARA—N = 3，則如第12(b)圖所示，將單位電阻 52配置成3個並聯而成為並聯連接之構成。此外，如果連 接型態RC〇NN = “ZIGZAG”、串聯配置數SERI_N = 3，貝丨J如 第12(c)圖所示，即將單位電阻52配置成3個並聯而成為 左右交錯串聯連接之構成。此外，如果連接型態RC〇NN = • “SERIAL”、串聯配置數SERI_N = 2，則如第12(d)圖所示， 將單位電阻5 2配置成2個串聯而成為串聯連接之構成。同 樣地，亦可藉由變更連接型態RCONN、並聯配置數 PARA—N及串聯配置數SERI—N之值，來適當變更元件單 元内之單位電阻之連接。 此外，根據靜電破壞對策之設定之有無，變更單位電 阻52之電極50之尺寸。當靜電破壞對策之有無ESD = “〇N” 時，如第1 3圖所示，將其中一方之電極5 0增大到預定之 尺寸，而變更成將電場集中予以緩和之構成。此時，為了 24 315103 200409276 符合設計規則，最好自動調整一般電阻元件彼此間、施以 靜電破壞對策之電阻元件彼此間以及一般電阻與施以靜電 破壞對策之電阻元件彼此間之間隔。 再者，配線圖案之變更ECO設定為“ON”時，則進行 以修正總電阻值R為目的之電阻元件5 4之微調。首先， 根據微調連接型態EC〇_RC〇NN、微調並聯配置數 EC〇__PARA_N以及微：調串聯配置數EC〇_SERI_N之設 定，變更單位電阻5 2相互之間的連接。亦即，單位電阻 52之基本的配置係由連接型態RCONN、並聯配置數 PARA—N以及串聯配置數SERI—N來決定，且在保持該配 置之狀態下根據微調連接型態ECO_RCONN、微調並聯配 置數EC〇_PARA_N以及微調串聯配置數ECO_SERI_N，僅 變更單位電阻5 2之連接關係。 例如，連接型態RCONN為“PARALLEL”，並聯配置數 PARA—N為5，如第14(a)圖所示，假設產生5個單位電阻 52全部並聯連接之電阻元件54。當微調連接型態 EC〇_RC〇NN設定為“PARALLEL_SERIAL”、微調並聯配置 數EC〇_PARA_N設定為2以及微調串聯配置數 ECO —SERI—N設定為2日寺，如第1 4(b)圖所示，並聯連接2 個單位電阻52，並變更為串聯連接2個單位電阻52的電 阻元件54。在第14(b)圖之例中，未連接5條中之一條單 位電阻52a，可實現相對於總電阻值R達到4/ 5的電阻 值。如果增大單位電阻5 2之條數亦即總電阻值R之分割 數，則可縮小可調整之電阻值的值。藉由驅使與其組成串 25 315103 200409276 聯/並聯，即可達成用以調整電路常數之電阻值微調。而 且，由於並非變更電阻元件5 4之本身面積，故可在週邊之 圖案固定的狀態下修正電阻值，而且即使未連接之單位電 阻5 2a存在於圖案圖上，亦可藉由將全單位電阻52予以組 織化，而在電子數據上作成1個電阻元件來處理。 除上述之外，亦可使其具有可修正1條單位電阻5 2 之電阻值本身之參數。此係藉由固定單位電阻5 2之大小， φ 並修正電極5 0間之距離d而可達成。 首先，除上述的參數之外，係使其具有是否許可修正 電極50間之距離之開關CMR_USE、用以固定單位電阻52 之圖案之單位電阻最大值RUNIT—MAX以作為參數。 當單位電阻最大值RUNIT_MAX與單位電阻值RUNIT 相同時，不調整電極50間之距離d。當單位電阻值RUNIT 小於單位電阻最大值RUNIT_MAX時，則採用重新由公式 (4)導出電極50間之距離d之值的單位電阻5 2以進行佈 φ 局。此時，電極5 0間之距離d及與其相連之電極圖案以外 的構成不予變更。 [數學式3]

例如，當設定單位電阻最大值RUNIT_MAX = 60 Ω及單 位電阻值RUNIT = 50 Ω時，如第15圖所示，電極50間之 距離d2即縮短到原來的距離d 1的5/ 6而配置單位電阻 5 2。單位電阻5 2之面積係為固定，因此，並不會隨電阻值 26 315103 200409276 修正（微調）而對週邊圖案產生影響。 、.不上所述，藉由根據參數以 I_认 义兒極間之連接，即可 …、須i 輪入座標數據，自動產生3 + 元。 目％產生包括電阻元件之元件單 ，措由將有關微調之參數作成 可變更電極間之連接、電極間 ：之方式即 更電阻值之元件單元 自動產生經變 旻有说 卩使電阻值隨電路設計之變 更而有·交更4，亦能抑制直 〜 j /、對於正肢佈局之影響達最小限 又，同可後得所需的電阻值。 ^ 而且，僅需修正在製程之最 終階段所用之金屬電極 Ρ γη ^ ^ (迟罩圖案，即可對應佈局設計之 &更。 [發明之效果] 依據本發明，在半導體積體電路之佈局設計中，益須 輸入繁雜的座標數據’即可自動進行元件的佈局。 【圖式簡單說明】 第1圖仏本發明實施型態中之局設計裝置之構成方塊 圖0 第2圖係顯不本發明實施型態中之佈局設計方法之流 程圖。 第3圖（a)及（b)係顯示本發明實施型態中之電晶體之 基本構成之例圖。 第4圖係顯不本發明實施型態中之參數之設定輸入畫 面圖。 第5圖（a)至（e)係說明本發明實施型態中之元件單元 27 315103 200409276 之自動產生圖。 第6圖（a)至（c)係說明本發明實施型態中之元件單元 之自動產生圖。 第7圖（a)至（d)係說明本發明實施型態中之元件單元 之自動產生圖。 第8圖係顯不本發明實施型態中之元件單元之產生結 果之顯示畫面圖。 第9圖（a)及（b)係顯示本發明變形例1中之電容元件之 基本構成之例圖。 第10圖（a)及（b)係說明本發明變形例1中之電容元件 之元件單元之自動產生圖。 穿 1 1圖（a)及（b)係顯示本發明變形例2中之電阻元件 之基本構成 之例圖。 第 19 一 圖（a)至（d)係說明本發明變形例2中之電阻元件 元件單元之自動產生圖。 一第1 〇圖係說明本發明變形例2中之電阻元件之，元件單 元之自動產生圖。 第 14 圖U)及（b)係說明本發明變形例2中之電阻元件 元件單元之自動產生圖。 一弟15圖係說明本發明變形例2中之電阻元件之元件單 兀之自動產生圖。 6圖係顯不積體電路之佈局設計之流程圖。 10 控制部 12 輸入部 28 315103 200409276 14 輸出部 18 匯流排 22 網路 31、 31a、 31b、 31c 32 、 32a 、 32b 、 32c 33 基極摻雜領域 35 集極摻雜領域

37 元件分離領域ISO 42、42a開口部分 52、52a單位電阻 16 記憶部 20 界面部 30 雙極電晶體 射極摻雜領域 射極電極 34、34a、34b、34c 基極電極 36 集極電極 40 電容元件 5 0 電極 54 電阻元件 29 3J5I03

Claims (1)

1. 200409276 拾、申請專利範圍： 1. 一種佈局設計方法，係用以進行由單位電阻連接所構成 之電阻元件佈局，其特徵為包括： 用以取得界定單位電阻之電阻值、連接型態、並聯 配置數及串聯配置數之參數之參數取得步驟；以及 根據用以界定前述電阻值之參數來決定單位電阻 之基本構成，並根據用以界定前述連接型態、前述並聯 •配置數及前述串聯配置數之參數來配置及連接前述單 位電阻之基本構成，以進行電阻元件佈局之元件單元產 生步驟。 2. 如申請專利範圍第1項之佈局設計方法，其中， 在前述參數取得步驟中，更進一步取得用以界定微 調電阻值之參數， 而在前述元件單元產生步驟中，更進一步根據用以 界定前述微調電阻值之參數來變更前述單位電阻之基 • 本構成之電極間隔，以進行電阻元件之佈局。 3 .如申請專利範圍第1或第2項之佈局設計方法，其中， 在前述參數取得步驟中，更進一步取得用以界定微 調連接型態、微調並聯配置數及微調争聯配置數之參 數， 而在前述元件單元產生步驟中，更進一步依據用以 界定前述微調連接型態、前述微調並聯配置數及前述微 調串聯配置數之參數來變更前述單位電阻之基本構成 之配置及連接，以進行電阻元件之佈局。 30 315103 200409276 種佈局設計裝i^ ” 電限元件佈局，复特 丁由早位電阻連接所構成之 ，、7械為包括： 用以取得界定單^ 配置數及串聯配置數之泉之，阻值、連接型態、並聯 根據用以界定前沭△數之麥數取得機構；以及 阻值之參數來決定單：：：取得機構所取得之前述電 定前述參數取得機構所:二之f本構成，並根據用以界 配置數及前述串聯配之y述連接型態、前述並聯 位電阻之基本構成：气之：數來配置及連接前述單· 生機構。 订包阻70件佈局之元件單元產 .如申請專利範圍第4項 上 在前述參數取得機構…又叶裝置’其中， 調電阻值之參數， 中，更進一步取得用以界定微 而在前述元件置 ^ ^ f\ if ^ tt 機構中，更進一步根據用以 數來變更前述單位電之雨述微調電阻值之參 電限元件之佈局。之基本構成之電極間隔’以進行 6.如申料利範圍第4或第5項之佈局設計裝置，其中， m ㊣^取仔機構中’更進—步取得用以界定微 : 悲'、微調並聯配置數及微調事聯配置數之參 數， :在前述元件單元產生機構中，更進一步依據用以 ,”、疋河速减取得機構所取得之前述微調連接型態、前 n周並如配置數及前述微調串聯配置數之參數來變 315103 31 200409276 更前述單位電阻之基本 元件之佈局。 構成之配置及連接，以進行電阻 7· —種佈局設計程式，用以進行 電阻元件佈局，I特 早立電阻連接所構成之 用”使電腦執行下列處理，包括· 用以取得界定單位電 匕括· 配置數及串列配置數 ：且值、連接型態、並列 ㈣田 ，數之茶數取得步驟；以及 根據用以界定前述電阻值 。次 之其士姚 $數來決疋單位嘗[I且 土本構成，並根據用以界 .恶批 則述連接型態、前诚廿胳 配置數及前述串聯配置數 、亚耳汁 位電阻之Mm 數來配置及連接前述單 基本構成，以進行電阻元件之佈局之元件i _ 產生步驟。 』心兀件早兀 8·如申請：利範圍第7項之佈局設計程式，其中， 在前述參數取得步驟中，更進一 調電阻值之參數， 于用以界定微 而在前述元件單元產生步驟中，更 旯仝乂 4 yl 少根據用以 則述被調電阻值之參數來變更前述單位電阻之美 本構成之電極間隔，以進行電阻元件之佈局。 土 如申明專利範圍第7或第8項之佈局設計程式，其中 在前述參數取得步驟中，更進一步取 田、 調遠桩刑〜 、， 用以界定微 ° 1怨、微調並聯配置數及微調串聯配置金 數， 复敌之參 而在前述元件單元產生步驟中，更進_ 尺玄a、+、/ 乂依據用以 ；，則处彳政调連接型態、前述微調並聯配置數只、， 调由聯聋文及河述微 -己置數之參數來變更前述單位電阻之基才構成 315103 32 200409276 之配置及連接 以進行電阻元件佈局之處理。 33 315103