TARIFNAME Akim orani esitleyici devre Teknik Alan Bulus, iki veya daha fazla akim kaynagi kullanan ve bu akimlarin birbirine oranini kontrol eden tüm uygulamalarda kullanilan bir akim orani esitIeyici devre ile ilgilidir. Bulus, birden fazla akimin ayni kapasite üzerinde farkli sürelerde integrallerinin alinip bu integrallerin sonuçlarinin bir karsilastirici devre iIe karsilastirilmasiyla, karsilastirmanin sonucuna göre kontrol devresi tarafindan akim kaynaklarinin akimlarini integral sonuçlari esitlenene kadar azaltilip arttirarak akim oranlarini esitleyen bir akim orani esitIeyici devre ile ilgilidir. Teknigin Bilinen Durumu ADC (Analog Sayisal Çevirici-Analog to Digital Converter) tasarimlarinda tek bir ADC tipi yerine, iki farkli çesit ADC tipinin birlestirilerek kullanilmasi durumunda, güç tüketimi, çevirim hizi veya çevirim hassasiyeti özelliklerinin daha verimli bir sekilde ayarlanabilmesi mümkün olmaktadir. Bu devrelerde karsilasilan en büyük problemlerden birisi DNL (Diferansiyel Dogrusal Olmayan Davranis - Differential Non- Linearity) hatasidir. Mevcut uygulamada özellikle elektronik çip devrelerinde akim oranlarini ayarlamak için kullanilan en yaygin yöntem akim aynalama yöntemidir. Bu yöntemde istenilen akim oranlari, devredeki transistörlerin boylari ayarlanarak yapilmaktadir. Bu devrede M1 ,M2,M3 ve M4 transistörleri kullanilarak örnegin bir I1 akimi 100 ile çarpiIir ve bir I2 akimi elde edilir. Eger boyu W/L olan M1 transistöründen I1 akimi geçiriIirse, transistörün kapisinda transistörün satürasyon bölgesindeki denkleme göre bir VG voltaji olusur. Bu kapi voltaji M1 transistöründen 100 kat büyük olan M2 transistörüne verilirse, yine transistörün saturasyon bölgesindeki denklemine göre, M2 transistöründen I1 akiminin 100 kati geçmesi saglanir. Burada transistörlerin channel length modulation etkisi ihmal edilmistir. Channel length modulation etkisini azaltmak ve akim oraninin yük voltajindan (VL) etkilenmemesini saglamak için M3 ve M4 cascode transistöri devreye eklenmistir. CMOS fabrikasyonunda bulunan düzgünsüzlük (nonuniformity) kaynakli olusan farkliliklar sebebiyle akimlarin orani istenilen degerden farklilik gösterebilmektedir. Bu yüzden akim aynalama devrelerinde kullanilan transistörlerin kanal genisligi ve uzunlugu, hassas bir oran tutturmak için çok büyük tutulmaktadir. Fakat transistörlerin kanal genisligi ve uzunlugu büyük tutulsa bile 100- 200 gibi büyük oranlarin hassas bir sekilde elde edilebilmesi fabrikasyondaki üretim farkliliklarindan dolayi mümkün gözükmemektedir. Özellikle düsük güç tüketimi için düsük seviye akimlarin kullanildigi devrelerde (yaklasik daha küçük alanda arzu edilen oranlarin elde edilmesi çok daha zor olabilmektedir. Konu ile ilgili yapilan arastirma sonucunda, US4268820 numarali ve "Integrating Type Analog-to-Digital Converter" baslikli basvuruya rastlanilmistir. Basvuruda dönüstürme periyodu kisa olan ve integral çiktisinin genligi küçük olan integral türünde bir analog dijital dönüstürücüden bahsedilmektedir. Burada "Dual slope integrating analog to digital converter" olarak bilinen ADC topolojisinin çevirim hassasiyetini iyilestirmek için bir yöntem ortaya koyulmustur. Söz konusu yöntemde farkli akimlarin integralleri alinmakta ve bu integraller karsilastirilmaktadir. Ancak burada integral alici tarafindan alinan integrallerin, kapasitanslar üzerinde örneklenmesi ve bu kapasitanslar üzerinde ölçülen gerilimler birbirilerine esit olana kadar degisken akimli akim kaynagindan beslenen akim degerinin degistirilmesi isleminden bahsedilmemektedir. baslikli basvuruya rastlanilmistir. Söz konusu basvuruda yongalarin (IC) sicakligini ölçmek için kullanilan bir devredeki BJT transistörlerin ß parametresindeki üretim kaynakli olusan hatalari düzeltmek için bir devre açiklanmaktadir. Bu devre PNP transistörün kolektör akiminin degerinin oranini iki faz arasinda 16 yapmak üzere tasarlanmistir. Bu devrede kolektör akimi direk olarak GND noktasina gittiginden dolayi çalisilmaktadir. Bunun için ilk fazdaki IB1 ve IE1 akimlari bir akim aynalayicisi ve direnç ile birlikte voltaja dönüstürülerek hesaplama ünitesinin hafizasinda tutulmaktadir. Ikinci fazda ayni islemler IBZ ve IE2 akimlari için yapilarak hesaplama ünitesinde ikinci fazda bulunan sonuçlar ilk fazda bulunan sonuçlar ile karsilastirilmaktadir. Bu sonuca göre IE2 akimi ayarlanarak (IE2-IBZ)/(IE1-IB1 ) orani 16*ya esitlenmeye çalisilmaktadir. Burada daha önceden belirlenen bir akim orani degerinin korunmasi için farkli akim kaynaklarindan gelen akimlardan elde edilen gerilimlerin birbirleriyle karsilastirilmasi sonucunda akim kaynaklarindan saglanan en az bir akimin degeri ayarlanmaktadir. Söz konusu basvuruda, integral alici tarafindan alinan integrallerin, kapasitanslar üzerinde örneklenmesi ve bu kapasitanslar üzerinde ölçülen gerilimler sabit bir degere degil, birbirilerine esit olana kadar degisken akimli akim kaynagindan beslenen akim degerinin degistirilmesi isleminden bahsedilmemektedir. Konu ile ilgili yapilan arastirma sonucunda, W096/10297 numarali ve "System for Calibrating Analog-to-Digital Converter" baslikli basvuruya rastlanilmistir. Söz konusu basvuruda "Dual slope integrating analog to digital converter" olarak bilinen ADC teknigindeki düsük çözünürlük problemini çözmek için bir yenilik getirilmistir. Burada kapasitör üzerinde biriken yük, IL ve IS adi verilen iki ayri akim kaynagi kullanilarak bosaltilmaktadir. Bu akimlarin bir kontrolcü vasitasiyla belirli zamanlarda açilip kapanmasi sayesinde ADC*nin giris akimi yüksek çözünürlükte bir sayisal veriye dönüstürülebilmektedir. Fakat bu ADC yapisinda dogrusallik hatalarinin olmamasi için 32 olarak belirlenmistir. Bu degerden yüksek veya düsük bir oran monotonicity ve missing code hatalarina sebep olabilmektedir. Bu yüzden böyle bir durumda devrenin düzgün çalisabilmesi için akimlarinin orani 32 olacak sekilde akimlarin kalibre edilmesi gerekmektedir. Söz konusu basvuruda, akimlarin oranini belirli bir sayiya kalibre etmek yerine, üretim sonucu olusan gerçek oranin ne kadar oldugu bulunarak, hesaplayicida giris akiminin sayisal degeri olusturulurken hesaplanan bu gerçek oran kullanilarak dogrusallik hatalarinin önüne geçilmesinden bahsedilmemektedir. Bu uygulamada, akimlarin oranini bulmak üzere asagida açiklanan yöntem kullanilmaktadir. Ilk basta degeri bilinen bir akim ile kapasite doldurulmaktadir. Sonra IL akimi tL1 süresi boyunca kapasiteyi bosaltmaktadir. Daha sonra ise Is akimi ts1 süresi boyunca kapasiteyi bosaltmaktadir. Bu islem tL2 ve tsz süreleri kullanilarak tekrar edilmektedir. Bu süreler sonunda akimlarin orani asagidaki formüle göre bulunmaktadir: 175 tu _ ti: Bu oranlama sonucu :3 degeri örnegin _IE-fl çikabilir. Bu deger daha sonra hesaplayicida kullanilarak giris akiminin sayisal degeri olusturulmaktadir. Fakat bu ekstra islem devreye ekstra yük getirebilmektedir. Ayrica bu bulusta integral alici tarafindan alinan integrallerin, kapasitanslar üzerinde örneklenmesi ve bu kapasitanslar üzerinde ölçülen gerilimler birbirilerine esit olana kadar degisken akimli akim kaynagindan beslenen akim degerinin degistirilmesi isleminden de bahsedilmemektedir. Sonuç olarak, yukarida anlatilan olumsuzluklardan dolayi ve mevcut çözümlerin konu hakkindaki yetersizligi nedeniyle ilgili teknik alanda bir gelistirme yapilmasi gerekli kilinmistir. Bulusun Amaci Bulus, mevcut durumlardan esinlenerek qusturqup yukarida belirtilen olumsuzluklari çözmeyi amaçlamaktadir. Bulusun ana amaci, bir akim orani esitleyici devre vasitasiyla, birden fazla akimin ayni kapasite üzerinde farkli sürelerde integraIIerinin alinip bu integraIIerin sonuçlarinin bir karsilastirici devre ile karsilastirilmasiyla, karsilastirmanin sonucuna göre akim kaynaklarinin akimlarini integral sonuçlari esitlenene kadar azaltilip arttirarak akim oranlarinin esitlenmesini saglamaktir. Bulusun diger bir amaci, özellikle iki rampali tek egimli analog-dijital dönüstürücülerde örnekleme kapasitesini bosaItan iki akim kaynagi olmak üzere genel olarak iki ya da daha çok akim kaynaginin kullanildigi uygulamalarda akimlarin birbirine oranlarini kontrol etmek ve bu oranIari sabitlemektir. Bulusun diger bir amaci, düsük akimlarda akim oraninin daha dogru olarak elde edilmesini saglamaktir. Bulusun yapisal ve karakteristik özellikleri ve tüm avantajlari asagida verilen sekiller ve bu sekillere atifIar yapilmak suretiyle yaziIan detayli açiklama sayesinde daha net olarak anIasiIacaktir ve bu nedenle degerlendirmenin de bu sekiller ve detayli açiklama göz önüne alinarak yapilmasi gerekmektedir. Bulusun Anlasilmasina Yardimci Olacak Sekiller Sekil 1, mevcut uygulamada kullanilan aynalama yönteminin sematik görünümüdür. Sekil 2, bulusa konu olan akim esitleyici devrenin basitlestirilmis sematik görünümüdür. Sekil 3, bulusa konu olan akim esitleyici devrenin zaman gösterimidir. Sekil 4, bulusa konu olan akim esitleyici devrenin alternatif versiyonunun detayli sematik görünümüdür. Sekil 5, GTA (Operational Trasnconductance Amplifier) yük akimi probleminin temsili sematik görünümüdür. Referans listesi 1. GTA (Operational Trasnconductance Amplifier) 2. Karsilastirici 3. Kontrol devresi T1. Reset süresi T2. I1 akimi entegrasyon süresi T3. Reset süresi T4. I2 akimi entegrasyon süresi Sekillerde ve tarifname kullanilan semboller ve kisaltmalar M: Transistor V: Gerilim C: Kapasitör (D: Anahtar 8: Baska bir anahtar Bulusun Detayli Açiklamasi Bu detayli açiklamada, bulusa konu olan akim esitleyici devrenin tercih edilen yapilanmalari, sadece konunun daha iyi anlasilmasina yönelik olarak açiklanmaktadir. Bulusa konu olan akim esitleyici devrenin Sekil ?de verilen basitlestirilmis semasinda görülen örnek uygulamada, örnegin bir '2 akiminin bir I1 akiminin A kati kadar olmasi hedeflenmistir. Akim esitleyici devre, akimlarin oranini ayarlayabilmek için I1 e '2 akiminin sirasiyla integralini alip bu integrallerin sonucu bir karsilastirici (2) ile karsilastirilarak '2 akiminin degerini I1 akiminin A kati olacak sekilde degistirmektedir. '2 akiminin degeri DAC (Digital to Analog Converter - Dijital Analog Çevirici) kontrol devresi (3) ile kontrol edilerek arttirilip azaltilabilmektedir. Bulus, özellikle iki rampali tek egimli analog-dijital dönüstürücülerde örnekleme kapasitesini bosaltan iki akim kaynagi olmak üzere genel olarak iki ya da daha çok akim kaynaginin kullanildigi uygulamalarda akim kaynaklari tarafindan üretilen akimlarin birbirlerine oranlarini kontrol etmek ve sabitlemek üzere uyarlanabilmektedir. Buna göre bulus en basit hali ile; o sabit degerde akim üreten en az bir sabit akim kaynagi ve degistirilebilir degerde akim üreten en az bir degisken akim kaynagi, o sabit akim kaynagi tarafindan beslenen sabit akimin ve degisken akim kaynagi tarafindan beslenen degisken akimin integralini alan en az bir integral alici, o integral alici tarafindan alinan sabit akim integralini bir birinci kapasitans üzerinde, degisken akim integralini bir ikinci kapasitans üzerinde örnekleyen bir örnekleyici; o örnekleyicinin çikisinda yer alan, her bir döngüde birinci kapasitans üzerindeki gerilim ile ikinci kapasitans üzerindeki gerilimi karsilastiran en az bir karsilastirici (2) ve o karsilastiricidan (2) gelen karsilastirma sonucuna göre birinci kapasitans ve ikinci kapasitans üzerindeki gerilimler birbirine esit olana kadar her bir döngüde degisken akim degerinin arttirilmasini ya da azaltilmasini saglayan en az bir dijital analog çevirici kontrol devresi (3) içermektedir. Bulusta akimlarin oranini integral alma süresi belirlemektedir. Integral alici OTAlnin çikis gerilimi Denklem 1*de gösterilmistir. Denklem 1: VOUT = VREFl + VcmtÜx) _ 0-: "Üdt Burada tX zamani integrale baslama süresini göstermektedir. tX zamanindan önce Sekil 3*te de görüldügü üzere Cim kapasitörü resetlendiginden vcim(tx) voltaji (integrale baslamadan önce kapasitör üzerindeki yüklü voltaj) sifir olmaktadir. Burada Vref Sekil 2lde gösterilen OTAlnin arti girisine baglanan gerilim voltajidir. Ayni zamanda integrali alinan akimlar zamanla degismeyen DC akimlar oldugundan dolayi Denklem 1, Denklem ?deki gibi sabitlestirilebilmektedir. Denklem 2: 1 X tim& VOUT : VREFi _ _C- Eger I1 akiminin tinn süresince integrali alinirsa olusan Voun çikis gerilimi Denklem Sideki gibi olmaktadir. Denklem 3: 11 X tintl VÜUTl = VREFl _ _C- Ayni sekilde, I2 akiminin timz süresince integrali alinirsa olusan VOUT2 çikis gerilimi Denklem 4,deki gibi olmaktadir. Denklem 4: 12 X tlntz VOUTZ = VREFi _ _CA Eger Voun ve VOUT2, kullanilacak bir devre ile birbirine esit tutulabilirse akimlarin orani entegrasyon sürelerinin oranina esit olmaktadir. Denklem 5: 11 tintz 12 _ tintl Bulusa konu olan akim esitleyici devrede, Voim ve VOUT2 gerilimleri her çevrim boyunca birbiri ile karsilastirici (2) vasitasiyla karsilastirilmakta ve bunun sonucuna göre I2 akiminin degeri dijital analog çevirici ile her çevrimde degistirilerek VouT1 ve VOUT2 gerilimlerinin birbirine esitlenmesi saglanmaktadir. Bulusa konu olan akim esitleyici devrede kullanilan anahtarlarin zamanlama sinyalleri ve devredeki sinyallerin gerilimleri Sekil 3*te verilmistir. Devrenin çalisma yapisi Sekil 3 yardimi ile daha kolay anlasilabilmektedir: 0 Ilk önce entegrasyon kapasitansi Cim, reset anahtari sayesinde resetlenir. Daha sonra reset anahtari açilip, integrali alinir. Olusan integral voltaji C1 kapasitansinda açilmasiyla örneklenir. 0 Daha sonra ikinci entegrasyon için Cim kapasitansi tekrardan resetlenir. Bu adimdan sonra CDz anahtari kapatilarak, I2 akiminin tim2 süresinde integrali alinir. Olusan integral voltaji C2 kapasitansinda (132 anahtarinin açilmasiyla örneklenir. 0 Ikinci integral alma islemi bittikten sonra karsilastirici (2) C1 ve C2 kapasitanslari üzerindeki voltajlari karsilastirir ve kontrol devresi (3); o eger C2 kapasitansi üzerindeki voltaj C1 kapasitansi üzerindeki voltajdan küçük ise dijital analog çevirici araciligiyla '2 akimini arttirir. o eger C2 kapasitansi üzerindeki voltaj C1 kapasitansi üzerindeki voltajdan büyük ise dijital analog çevirici araciligiyla I2 akimini azaltir. 0 Daha sonra Cim kapasitansi tekrar resetlenip ayni islemler uygulanarak, devre C1 ve C2 kapasitanslari üzerindeki voltajlar birbirine esit olana kadar çalisir. 0 C1 ve C2 kapasitanslari üzerindeki voltajlar birbirine esit oldugu durumda Denklem 5*te belirtilen kosul saglanmis olup I2 akiminin degeri I1 akiminin degerinin A katina esitlenmis olur. Bulusun alternatif bir yapilanmasinda talep edilen A oranini daha yüksek dogruluk ile saglamak adina Sekil 4*te gösterilen devre ortaya koyulmustur: integral voltajinin ilk degerinin 2.65V, son degerinin 1.65V olmasi gerekmektedir. Bunu saglayabilmek için Sekil 2lde gösterilen reset anahtarina ek olarak Sekil 4*te gösterilen 82 ve 83 anahtarlari eklenmistir. Reset fazi ve akimin integralinin alindigi fazlar arasi geçislerdeki settling hatalarini önlemek ve ayni zamanda reset gürültüsünden kurtulmak için devreye Colamp kapasitörü ve 84 anahtari eklenmistir. S4 anahtari I1 ve I2 akimlarinin integrali basladiktan sonra bir süre daha kapali tutulur. Böylece Colamp kapasitörünün sol tarafindaki voltaj integral alma isleminden dolayi azalmaya baslarken sag tarafindaki voltaj VREF2 (2.65V) voltajinda sabit kalmaktadir. Daha sonra 84 anahtari açildiginda Cclamp kapasitörünün sag tarafindaki voltaj degeri VREF2 voltajindan baslayarak ayni egimle kapasitörün sol tarafindaki voltaji takip eder. Bu devrenin ilk voltaji OTAlnin reset anindaki çikis voltajindan baslamayip hep VREF2 voltajindan basladigindan dolayi OTAlnin reset gürültüsünün etkisi kapasitörün sag kolundaki voltajda görülmez. Ayni zamanda 84 anahtari integral alma islemi basladiktan bir süre daha kapali kaldigi için devredeki diger anahtarlarin açilip kapatilmasi sirasinda kapasitörün sol tarafinda gözüken voltaj degisimleri kapasitörün sag tarafindaki noktada gözükmez. Eger 84 anahtari kapasitörün sol tarafindaki voltajlar tamamen oturduktan sonra açilirsa kapasitörün sag tarafinda diger anahtarlarin açilip kapatilmasindan dolayi olusabilecek settling hatalarinin önüne geçilmis olur. Büyük ve küçük akimin integrali alinirken çikis voltaji degistiginden dolayi, Cshýlsb ve Cshýmsb kapasitelerinin üzerindeki yük de degismektedir. Bu yükün degismesini saglayan kapasite akimlari Ic1 ve Ic2 ise OTA tarafindan saglanmaktadir. Im ve '02 akimlari asagidaki denklemlerdeki gibi olusmaktadir. Denklem 6 ve Denklem 7: Fakat çikis voltajindaki egim, I1 ve I2 akiminin integrali alinirken A kati kadar farkli olmaktadir. Bu yüzden OTA tarafindan saglanan akimlar arasinda I1 ve '2 akiminin integralinin alindigi fazlar sirasinda Denklem 8lde görüldügü üzere A kati kadar fark olusmaktadir. Denklem 8: 11+&1 _ OTA tarafindan farkli akim saglandiginda ise OTAlnin negatif giris voltajindaki geri besleme voltaji her iki faz için farklilik göstermektedir. Bu farklilik ise Cshýlsb ve Cshýmsb kapasitelerinin üzerindeki son voltajin degismesine sebep olmaktadir. Bu da istenen A kati degerinin farkli olmasina sebep olmaktadir. Bu sorunu çözmek için 85 ve 86 anahtarlari devreye eklenerek, integral alma isleminin en son adiminda çok kisa bir süreligine bu anahtarlar açilarak OTA çikis voltaji Cshýlsb ve Cshýmsb kapasiteleri üzerine örneklenir. Böylece, OTAinin I1 ve I2 akiminin integrali alinirken Cshýlsb ve Cshýmsb kapasiteleri Üzerine akim sürmesi engellenerek geri besleme voltajinin integral alma isleminin her iki fazinda da ayni kalmasi saglanir. Akim esitleyici devresinde OTAinin ofset ve diger hatalari devrenin çalisma performansini etkilemez. Bunun sebebi karsilastiricinin (2) devresinin diferansiyel olarak çalismasi ve OTAldan kaynaklanan ofset hatasinin her iki integral sonucuna da ayni sekilde etki etmesidir. Fakat karsilastiricinin (2) etkisi bu sekilde degildir. Karsilastiricinin (2) performansi özellikle ofset voltaji akim esitleyici devrenin performansini direk etkilemektedir. Bu yüzden akim esitleyici devreye 89,10,11,12 auto-zero anahtarlari ve auto-zero karsilastiricisi (2) eklenmistir. Auto-zero karsilastiricisi (2) iki fazda çalismaktadir. Ilk faz auto- açik tutulmaktadir. Bu sayede karsilastiricinin (2) arti ve eksi uçlarina ayni voltaj verilerek karsilastiricinin (2) içinde bulunan bir kapasite üzerine devrenin ofseti kaydedilmektedir. Daha sonra karsilastirici (2) faza geçildiginde 811 ve 812 anahtarlari açilip, 89 ve 810 anahtarlari kapatildiginda giris voltajlarinin arasindaki farka bir önceki fazda kaydedilen ofset degeri eklenerek karsilastiricinin (2) sifir ofset ile çalismasi saglanir. TR TR DESCRIPTION Current rate equalizer circuit Technical Field The invention relates to a current rate equalizer circuit used in all applications that use two or more current sources and control the ratio of these currents to each other. The invention is related to a current rate equalizer circuit that equalizes the current rates by taking the integrations of more than one current over the same capacity at different times and comparing the results of these integrals with a comparator circuit, by decreasing or increasing the currents of the current sources according to the results of the comparison, by the control circuit until the integral results are equalized. State of the Art: If two different ADC types are combined and used in ADC (Analog to Digital Converter) designs instead of a single ADC type, it is possible to adjust the power consumption, conversion speed or conversion sensitivity features more efficiently. One of the biggest problems encountered in these circuits is the DNL (Differential Non-Linearity) error. In current practice, the most common method used to adjust current rates, especially in electronic chip circuits, is the current mirroring method. In this method, the desired current ratios are achieved by adjusting the sizes of the transistors in the circuit. In this circuit, M1, M2, M3 and M4 transistors are used, for example, an I1 current is multiplied by 100 and an I2 current is obtained. If current I1 is passed through transistor M1, which is W/L, a VG voltage is created at the gate of the transistor according to the equation in the saturation region of the transistor. If this gate voltage is given to transistor M2, which is 100 times larger than transistor M1, again according to the equation in the saturation region of the transistor, 100 times the current I1 will pass through transistor M2. Here, the channel length modulation effect of transistors is ignored. M3 and M4 cascode transistors were added to the circuit to reduce the effect of channel length modulation and to ensure that the current ratio is not affected by the load voltage (VL). The ratio of currents may differ from the desired value due to differences arising from non-uniformity in CMOS fabrication. Therefore, the channel width and length of the transistors used in current mirroring circuits are kept very large to achieve a precise ratio. However, even if the channel width and length of the transistors are kept large, it does not seem possible to obtain large ratios such as 100-200 precisely due to production differences in fabrication. It may be much more difficult to obtain the desired ratios, especially in circuits where low level currents are used for low power consumption (approximately in a smaller area). As a result of the research on the subject, the application numbered US4268820 and titled "Integrating Type Analog-to-Digital Converter" was found. In the application. An integral type analog to digital converter with a short conversion period and a small integral output amplitude is mentioned. Here, a method known as "Dual slope integrating analog to digital converter" is introduced to improve the conversion sensitivity of the ADC topology and this method takes the integrals of different currents. The integrals are compared. However, the process of sampling the integrals taken by the integrator on the capacitances and changing the current value fed from the variable current source until the voltages measured on these capacitances are equal to each other is not mentioned here. An application with the title was found. In the application in question, a circuit is described to correct manufacturing errors in the ß parameter of BJT transistors in a circuit used to measure the temperature of chips (IC). This circuit is designed to make the ratio of the collector current value of the PNP transistor between the two phases 16. This circuit works because the collector current goes directly to the GND point. For this purpose, the IB1 and IE1 currents in the first phase are converted into voltage with a current mirrorer and resistor and kept in the memory of the calculation unit. In the second phase, the same operations are performed for IBZ and IE2 currents and the results found in the second phase are compared with the results found in the first phase in the calculation unit. According to this result, the (IE2-IBZ)/(IE1-IB1 ) ratio is tried to be equal to 16* by adjusting the IE2 current. Here, in order to maintain a predetermined current rate value, the value of at least one current provided from the current sources is adjusted as a result of comparing the voltages obtained from the currents coming from different current sources. In the application in question, the process of sampling the integrals taken by the integrator on capacitances and changing the current value fed from the variable current current source until the voltages measured on these capacitances are equal to each other, not a constant value, is not mentioned. As a result of the research on the subject, the application numbered W096/10297 and titled "System for Calibrating Analog-to-Digital Converter" was found. In the application in question, an innovation has been introduced to solve the low resolution problem in the ADC technique known as "Dual slope integrating analog to digital converter". Here, the charge accumulated on the capacitor is discharged using two separate current sources called IL and IS. By turning these currents on and off at certain times via a controller, the input current of the ADC can be converted into high-resolution digital data. However, this ADC structure was determined as 32 to avoid linearity errors. A ratio higher or lower than this value may cause monotonicity and missing code errors. Therefore, in such a situation, in order for the circuit to work properly, the currents must be calibrated so that the ratio of the currents is 32. In the application in question, it is not mentioned that instead of calibrating the ratio of currents to a certain number, preventing linearity errors is found by finding the actual ratio resulting from production and using this calculated actual ratio when creating the numerical value of the input current in the calculator. In this application, the method explained below is used to find the ratio of the currents. At first, the capacity is filled with a current of known value. Then the IL current discharges the capacity for time tL1. Then, the work flow discharges the capacity for the duration ts1. This process is repeated using tL2 and tsz times. At the end of these periods, the ratio of the currents is found according to the formula below: 175 tu _ ti: The value of :3, for example _IE-fl, may be obtained as a result of this ratio. This value is then used in the calculator to create the numerical value of the input current. However, this extra process may bring extra load to the circuit. Moreover, in this invention, the process of sampling the integrals taken by the integrator on capacitances and changing the current value fed from the variable current current source until the voltages measured on these capacitances are equal to each other is not mentioned. As a result, due to the negativities described above and the inadequacy of existing solutions on the subject, it has become necessary to make a development in the relevant technical field. Purpose of the Invention: The invention is inspired by existing situations and aims to solve the above-mentioned negativities. The main purpose of the invention is to ensure that the current rates are equalized by taking the integrations of more than one current on the same capacity at different times through a current rate equalizer circuit and comparing the results of these integrals with a comparator circuit, by decreasing or increasing the currents of the current sources according to the results of the comparison until the integral results are equalized. Another purpose of the invention is to control the ratios of currents to each other and to fix these ratios in applications where two or more current sources are generally used, especially two current sources that free up the sampling capacity in two-ramp single-slope analog-digital converters. Another purpose of the invention is to ensure that the current ratio is obtained more accurately at low currents. The structural and characteristic features and all the advantages of the invention will be more clearly understood thanks to the figures given below and the detailed explanation written by making references to these figures, and therefore the evaluation should be made taking these figures and detailed explanation into consideration. Figures to Help Understand the Invention Figure 1 is the schematic view of the mirroring method used in the current application. Figure 2 is a simplified schematic view of the current equalizer circuit that is the subject of the invention. Figure 3 is the time representation of the current equalizer circuit that is the subject of the invention. Figure 4 is a detailed schematic view of the alternative version of the current equalizer circuit that is the subject of the invention. Figure 5 is the representative schematic view of the GTA (Operational Transconductance Amplifier) load current problem. Reference list 1. GTA (Operational Transconductance Amplifier) 2. Comparator 3. Control circuit T1. Reset time T2. I1 current integration time T3. Reset time T4. I2 current integration time Symbols and abbreviations used in the figures and description M: Transistor V: Voltage C: Capacitor (D: Switch 8: Another switch Detailed Description of the Invention In this detailed description, the preferred embodiments of the current equalizer circuit that is the subject of the invention are presented only for the better understanding of the subject. In the example application shown in the simplified diagram of the current equalizer circuit, which is the subject of the invention, it is aimed that a current '2 is A times the amount of a current I1'. By taking the results of these integrals and comparing them with a comparator (2), the value of the '2 current can be increased or decreased by controlling it with the DAC (Digital to Analog Converter) control circuit (3). It can be adapted to control and fix the ratios of the currents produced by the current sources to each other in applications where two or more current sources are generally used, especially two current sources that free up the sampling capacity in two-ramp single-slope analog-to-digital converters. Accordingly, the invention in its simplest form; o at least one constant current source producing current of constant value and at least one variable current source producing current of variable value, o at least one integrator that takes the integral of the constant current fed by the constant current source and the variable current fed by the variable current source, o integrator a sampler that samples the constant current integral taken by on a first capacitance and the variable current integral on a second capacitance; o At least one comparator (2) located at the output of the sampler, which compares the voltage on the first capacitance with the voltage on the second capacitance in each cycle, and according to the comparison result from that comparator (2), in each cycle until the voltages on the first capacitance and the second capacitance are equal to each other. It contains at least one digital-to-analogue converter control circuit (3) that enables the variable current value to be increased or decreased. In the invention, the integration time determines the ratio of the currents. The output voltage of the integral receiver OTAl is shown in Equation 1. Equation 1: VOUT = VREFl + VcmtÜx) _ 0-: "Udt Here tX time indicates the time to start the integration. As seen in Figure 3*, before the tX time, the vcim(tx) voltage is the voltage on the capacitor (the loaded voltage on the capacitor before starting the integration) as the Cim capacitor is reset. is zero. Here, Vref is the voltage connected to the positive input of OTAl shown in Figure 2. At the same time, since the integrated currents are DC currents that do not change with time, Equation 1 can be fixed as in Equation 2: 1 If the integration of the I2 current is taken during the tini period, the resulting VOUT2 output voltage is as in Equation 1. Equation 3: 11 tlntz VOUTZ = VREFi _ _CA If Voun and VOUT2 can be kept equal with a circuit to be used, the ratio of the currents is equal to the ratio of the integration times. Equation 5: 11 tintz 12 _ tintl In the current equalizer circuit that is the subject of the invention, Voim and VOUT2 voltages are compared with each other throughout each cycle by the comparator (2) and as a result, the value of I2 current is changed in each cycle with the digital-analog converter to equalize the VouT1 and VOUT2 voltages. is provided. The timing signals of the switches used in the current equalizer circuit that is the subject of the invention and the voltages of the signals in the circuit are given in Figure 3. The working structure of the circuit can be understood more easily with the help of Figure 3: 0 First, the integration capacitance Cim is reset thanks to the reset switch. Then the reset switch is opened and the integral is taken. The resulting integral voltage is sampled by opening the capacitance C1. 0 Then the Cim capacitance is reset again for the second integration. After this step, the CDz switch is closed and the I2 current is integrated over time tim2. The resulting integral voltage is sampled on the capacitance C2 (by opening the switch 132). 0 After the second integration process is completed, the comparator (2) compares the voltages on the capacitances C1 and C2 and the control circuit (3); o if the voltage on the capacitance C2 is less than the voltage on the capacitance C1, digital analog It increases the '2 current through the converter. If the voltage on the C2 capacitance is greater than the voltage on the C1 capacitance, it decreases the I2 current through the digital-analogue converter. Then, the Cim capacitance is reset again and the same process is applied, and the circuit works until the voltages on the C1 and C2 capacitances are equal. 0 If the voltages on the capacitances C1 and C2 are equal, the condition specified in Equation 5 is met and the value of the I2 current is equal to the A times the value of the I1 current, as shown in Figure 4 in order to provide the requested A ratio with higher accuracy. The circuit is presented: The initial value of the integral voltage should be 2.65V and the final value should be 1.65V. To achieve this, in addition to the reset switch shown in Figure 2, switches 82 and 83 shown in Figure 4 have been added. Colamp capacitor and 84 switch were added to the circuit to prevent settling errors in the transitions between phases, where the reset phase and current are integrated, and to also get rid of the reset noise. The S4 switch is kept closed for a while after the integration of the I1 and I2 currents starts. Thus, while the voltage on the left side of the Colamp capacitor starts to decrease due to the integration process, the voltage on the right side remains constant at VREF2 (2.65V) voltage. Then, when the 84 switch is opened, the voltage value on the right side of the Cclamp capacitor starts from the VREF2 voltage and follows the voltage on the left side of the capacitor with the same slope. Since the first voltage of this circuit does not start from the output voltage of OTAl at the time of reset, but always starts from VREF2 voltage, the effect of OTAl's reset noise is not seen in the voltage on the right arm of the capacitor. At the same time, since the 84 switch remains closed for a while after the integration process begins, the voltage changes that appear on the left side of the capacitor when the other switches in the circuit are opened and closed do not appear at the point on the right side of the capacitor. If switch 84 is opened after the voltages on the left side of the capacitor are completely settled, settling errors that may occur due to opening and closing of other switches on the right side of the capacitor will be prevented. Since the output voltage changes while integrating the large and small current, the load on the Cshýlsb and Cshýmsb capacities also changes. The capacity currents Ic1 and Ic2 that enable this load to change are provided by the OTA. The currents Im and '02 are formed as in the equations below. Equation 6 and Equation 7: However, the slope in the output voltage differs by a factor of A when integrating the I1 and I2 currents. Therefore, there is a difference of A times between the currents provided by OTA, as seen in Equation 8, during the phases where the integration of I1 and '2 currents is taken. Equation 8: 11+&1 _ When a different current is provided by the OTA, the feedback voltage at the negative input voltage of the OTA differs for both phases. This difference causes the final voltage above the Cshýlsb and Cshýmsb capacities to change. This causes the desired A solid value to be different. To solve this problem, switches 85 and 86 are added to the circuit, and in the last step of the integration process, these switches are opened for a very short time and the OTA output voltage is sampled on the Cshýlsb and Cshýmsb capacities. Thus, while the I1 and I2 currents of OTA are being integrated, current is prevented from flowing over the Cshýlsb and Cshýmsb capacities, ensuring that the feedback voltage remains the same in both phases of the integration process. Offset and other errors of the OTA in the current equalizer circuit do not affect the operating performance of the circuit. The reason for this is that the circuit of the comparator (2) operates differentially and the offset error caused by OTAl affects both integral results in the same way. But the effect of comparator (2) is not like this. The performance of the comparator (2), especially the offset voltage, directly affects the performance of the current equalizer circuit. That's why auto-zero switches 89,10,11,12 and auto-zero comparator (2) have been added to the current equalizer circuit. The auto-zero comparator (2) operates in two phases. The first phase is kept open in auto. In this way, by applying the same voltage to the plus and minus ends of the comparator (2), the offset of the circuit is recorded on a capacitance located in the comparator (2). Then, when the comparator (2) is phased in, the 811 and 812 switches are opened and the 89 and 810 switches are closed, the offset value recorded in the previous phase is added to the difference between the input voltages, ensuring that the comparator (2) operates with zero offset.TR TR