Claims (2)
1. ระบบประมวลผลสัญญาณโทรทัศน์ (TV) ประกอบด้วยแหล่งกำเนิดของสัญญาณวีดีโอแรก FVS แหล่งกำหนิดของสัญญาณวีดีโอที่สอง SVS ส่วนที่รวมถึงส่วนสุ่มตัวอย่างที่ต่อไว้เพื่อรับสัญญาณวี ดีโอทีสองดังกล่าวและตอนสนองต่อสัญญาณจับเวลา FCS ที่มี ความถี่ fcs สำหรับพัฒนาตัวอย่างวีดีโอทีสองซิ่งเป็น สัญญาณดิจิตอล m-บิท ที่เกิดขึ้นอย่างซิงโครไนสกับสัญญาณ จับเวลาดังกล่าว โดยที m คือ เลขจำนวนเต็มบวกที่มากกว่า หนึ่ง แหล่างกำเนิดของสัญญาณสวิตชิง SS ที่มี n-บิท โดยที่ n คือเลขจำนวนเต็มบวกทีมากกว่าหนึ่ง ส่วนสำหรับเชื่อมโยงบิทของสัญญาณสวิตซิงที่มี n-บิท ดัง กล่าวเข้ากับตัวอย่างที่กำหนดไว้ล่างหน้าของสัญญาณวิดีโอ ที่สองที่เป็นตัวอย่างดังกล่าว เพื่อทำเป็นสัญญาณดิจิตอล ที่รวมกันแล้งที่ประกอบด้วยตัวอย่างที่เกิดขึ้นอย่างซิง โครไนสกับสัญญาณจับเวลาดังกล่าว ส่วนที่รวมถึงส่วนหน่วยความจำที่ตอบสนองต่อสัญญาณดังกล่าว สำหรับเก็บสะสมสัญญาณที่เป็นตัวอย่างที่รวมกันแล้วดังกล่าว และสำหรับจัดสัญญาณที่เป็นตัวอย่างที่รวมกันแล้วดังกล่าว ขึ้นที่ขั้วส่งสัญญาณของมันอย่างซิงโคไนสกับสัญญาณจับเวลา ดังกล่าว ส่วนต่อไว้เพื่อรับสัญญาณที่เป็นตัวอย่างที่รวมกันแล้วดัง กล่าวและตอบสนองต่อสัญญาณจับเวลาดังกล่าวสำหรับสร้างโครง สร้างสัญญาณวิดีโอที่สองดังกล่าวและสัญญาณสวิตซิงที่มี n-บิท ดังกล่าวขึ้นใหม่ แหล่งกำเนิดของสัญญาณรหัสเนื่อหา CCS ส่วนทางถอดรหัสต่อไว้เพื่อรับสัญญาณรณสวิตซิลโครงสร้าง ใหม่ดังกล่าว (ต่อไปจะอ้างอิงเป็น SS) และตอบสนองสัญญาณ รหัสเนื้อหาดังกล่าว CCS สำหรับให้กำเนิดสัญญาณสวิตซิงเร็ว FSS ในลักษณะซิงโครไนสกับสัญญาณจับเวลาดังกล่าว สัญญาณสวิต ซิงเร็วดังกล่าว FSS จะมีสภาพที่หนึ่งเมื่อสัญญาณสวิตซิง โครงสร้างใหม่ดังกล่าวสอดคล้องกับสัญญาณรหัสเนื้อหาดัง กล่าวและจะมีสภาพที่สองในทางกลับกันและ ส่วนสวิตซิงต่อไว้เพื่อรับสัญญาณวิดีโอแรกดังกล่ว FVS และ สัญญาณวิดีโอที่สองโครงสร้างใหม่ดังกล่ว (ต่อไปจะอ้างอิง เป็น SVS) และตอบสนองต่อสัญญษณสวิตซิงเร็วดังกล่าว FSS สำหรับจัดสัญญาณวิดีโอแรกดังกล่าว FVS และสัญญาณวิดีโอที่ สองโครงสร้างใหม่ดังกล่าว SVS ขึ้นที่ขั้วสัญญาณของมัน เมื่อสัญญาณสิวตซิงเร็วดังกล่าว FSS อยู่ในสภาพที่สองดัง กล่าวและสภาพที่หนึ่งดังกล่าวตามลำดับ 2. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 1 ที่ซึ่งสัญญาณวิดี โอที่สองดังกล่าวSVS คือสัญญาณวิดีโอทีทับกันที่ประกอบด้วย สนานคี่และสนามคู่ ซึ่งหน่วยความจำดังกล่าวจะรวมถึงพื้นที่ สองพื้นที่สำหรับเก็บสนามคี่และสนามคู่ของสัญญาณวิดีโอที่ สองดังกล่ว SVS ตามลำดับที่ซึ่งสัญญาณสวิตดังกล่าว SS ที่ ถูกเก็บสะสมในพื้นที่สองพื้นที่ดังกล่าวของหน่วยความจำดัก ล่าวจะเป็นตัวแทนของสนามคี่ และสนามคู่ดังกล่าวของสัญญาณวิ ดีดอที่สองดังกล่าวตามลำดับที่จะถูกจ่ายไปยังขั้วส่งสัญญาณ ของสวิตซิงดังกล่าว โดยทีสัญญาณสวิตชิง SS ที่ถูกเก็บสะสม ในพื้นที่ต่อๆ ไปขั้วสัญญาณของหน่วยความจำดังกล่าวจะเป็น ตัวแทนของการไม่ผ่านของสัญญาณวิดีโอที่สอง โครงสร้างใหม่ดังกล่าว จากหน่วยความจำดังกล่าว 3. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 2 ที่ซึ่งสัญญาณวิดี โอที่สองดังกล่าวSVS ประกอบด้วยสัญญาณลูมา Y และสักษณะแตก ต่างสี U และสัญญาณแตกต่างสี และ V คู่หนึ่งซึ่งส่วนดัง กล่าวทีรวมถึงส่วนสุ่มตัวอย่างดังกล่าวจะรวมถึงส่วนที่ต่อ ไว้ เพื่อรับสัญญาณวิดีโอที่สองดังกล่ว SVS สำหรับให้ กำเนิดกระแสตัวอย่างซึ่งเป็นดิจิตอล m-บิท ที่มีลำดับดัง ต่อไปนี้ Y0, UO,Y1, U0, Y2, Y3, UO, Y4,V0, Y5, VO, Y6, V0, Y7, V0, Y8, U1 ... โดยที่หมายเลชห้อยท้าย 0,1,2... จะ แทนจำนวนตัวอย่างและซึงตัวอย่างจะเกิดขึ้นที่อัตราจับเวลา FCS 4. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 3 ซึ่ส่วนดังกล่าว ที่รวมถึงส่วนสุ่มตัวอย่างดังกล่วยังรวมถึงส่วนที่ต่อไว้ เพื่อรับตัวอย่างสัญญาณวิดีโอที่สองที่มี m-บิท ดังกล่าว สำหรับให้กำเนิดกระแสนิบเบิล สัญญาณวิดีโอที่มี (m/2) + B -บิท โดย B เป็นเลขจำนวนเต็มที่น้อยกว่า m ซึ่งประกอบด้วย ส่วนปัดทิงที่หนึ่งซึ่งตอบสนองต่อตัวอย่างลูมาที่มี m - บิทดังกล่วสำหรับผลิตตัวอย่างลูมาที่มี m - บิท ที่มีอัตรา สุ่มตัวอย่างย่อยที่หนึ่งที่น้อยกว่าความถี่ดังกล่าว FCS ส่วนที่ตอบสนองต่อตัวอย่างลูมาที่เป็นการสุ่มตัวอย่างดัง กล่าว สำหรับผลิลำดับของตัวอย่างลูมาที่มี m/R - บิท ที่ เกิดขึ้นที่ R เท่าของอัตราสุ่มตัวอย่างย่อยที่หนึ่งดัง กล่าว R เป็นจำวนเต็ม R ที่ได้จากตัวอย่างลูมา m/R- บิท จะ มีค่า m/R ที่ใกล้กับบิทของตัวอย่างลูมาที่เป็นการสุ่มตัว อย่างย่อยดังกล่าว ส่วนปัดทิ้งที่สองซึ่งตอบสนองต่อตัวอย่างสัญญษณแตกต่างสี U และ V ที่มี m- บิทดังกล่าวสำหรับผลิตลำดับของตัวอย่าง สัญญาณแตกต่างสี้ U และ V ที่มี m-บิท สลับกันที่เกิดขึ้น ที่อัตราการสุ่มตัวอย่างย่อยที่สองซึ่งน้อยกว่าอัตราสุ่ม ตัวอย่างย่อยที่หนึ่งดังกล่าวและ ส่วนสำหรับเชื่อมโยงค่า B-บิท ของตัวอย่างสัญญาณแตกต่างสี ที่เป็นการสุ่มตัวอย่างย่อย m-บิท ดังกล่าว เข้ากับค่าที่ ได้จากการสุ่มตัวอย่างลูมาที่มี m/R บิทดังกล่าว สำหรับ ผลิตลำดับของนิบเบิลที่มี (m/R)+B- บิท และซึ่งค่าที่กำหนด ไว้ล่วงหน้าที่เกิดขึ้นตามปกติของบิบเบิลดังกล่าวจะไม่รวม บิทของตัวอย่างสัญญาณแตกร่งสีดังกล่าวที่เชื่อมโยงเข้ากับ ตัวอย่างลูมาที่มี m/R-บิท ดังกล่าว 5. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 4 ซึ่งส่วนดังกล่าว สำหรับการเชื่อมโยงจะรวมถึง ส่วนตอบสนองต่อสัญญาณสวิตชิง n - บิทดังกล่าวและลำดับดัง กล่าวของนิบเบิลทีมี (m-R) + B - บิท สำหรับเชือมโยงบิทของ สัญญาณสวิตชิง n-บิท ดังกล่วเข้ากับตัวอย่างลูมาที่มี m/R-บิท ของค่าที่กำหนดไว้ล่วงหน้าดังกล่าวของนิบเบิล ดังกล่วที่ไม่รวมบิทของตัวอย่างสัญญาณแตกต่างสีดังกล่าว 6. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 5 ซึ่งส่วนโครงสร้าง ใหม่ดังกล่าวจะรับนิบเบิลที่มี (m-R) + B - บิท ดังกล่าว ที่เกิดขึ้ยอย่างซิงโครไนสกับสัญญาณจับเวลาดังกล่าวสำหรับ ให้เกิดสัญญาณลูมาโครงสร้างใหม่ที่มี m-บิท Y สัญญาณแตก ต่างสีโครงสร้างใหม่ที่มี m-บิทคู่หนึ่ง U และ V และ สัญญาณสวิตชิงโครงสร้างใหม่ที่มี n-บิท SS 7. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 6 ซึ่งส่วนโครงสร้าง ใหม่ดังกล่าวส่วนที่ต่อไว้เพื่อรับสัญญาณลูมาที่เป็นดิ จิตอลโครงสร้างใหม่ m-บิทดังกล่าว และสัญญาณแตกต่างสี Y ,U และ V และตอบสนองต่อสัญญาณจับเวลาดังกล่าวสำหรับให้เกิด สัญญาณลูมาและสัญญาณแตกต่างสีที่เป็นอนาลอกโครงสร้างใหม่ 8. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 7 ซึ่งส่วนโครงสร้าง ใหม่ดังกล่าวยังรวมถึงส่วนทางถอดรหัสที่ต่อไว้ เพื่อรับ สัญญาณลูมาและสัญญาณแตกต่งสีทีเป็นอนาลอกโครงสร้างใหม่ดัง กล่าวสำรหับพัฒนาสัญญาณวิดีโอองค์ประกอบเบสแบนด์โครงสร้าง ใหม่ SVS ซึ่งเป็นตัวแทนของสัญญาณวิดีโอที่สองดังกล่าว สำหรับใช้กับส่วนสวิตชิงดังกล่าว 9. ระบบที่ได้ระบุไว้ในข้อถือสิทธิที่ 1 ซึ่งสัญญาณวิดีโอ ทีสองดังกล่าว SVS จะเป็นสัญญาณวิดีโอที่ทับกันที่ประกบอ ด้วยสนามคี่และคู่สลับกัน ซึ่งหน่วนความจำดังกล่าวจะจัดไว้ อย่างน้อยสามพื้นืที่ สำหรับเก็บสะสมสนามที่เข้ามาต่อ เนื่องของสัญญาณวิดีโอที่สองดังกล่าว SVS ในรูปวิธีวงกลม หรือล้อมรอบ ซึ่งสัญญาณสวิตชิงดังกล่าว SS ที่ถูกเก็บสะสม ในพื้นที่อย่างน้อยสามพื้นที่ดังกล่าวจะถูกจัดให้สภาพหนึ่ง ของหลายๆ สภาพของสวิตชิงดังกล่าวคงที่ซึ่งสัญญาณสวิตชิง ดังกล่ว SS ที่ถูกเก็บสะสมไว้ที่อื่น ๆ ในหน่วยความจำ ดังกล่วจะถูกจัดให้อยู่ในสภาวะอีกสภาพหนึ่งของสัญญาณสวิต ชิงดังกล่าว 1 0. ระบบประมวลผลสัญญาณโทรทัศน์ (TV) ประกอบด้วย แหล่งกำเนิดของสัญญาณวิดีโอที่มีองค์ประกอบสัญญาณลูมา Y และองค์ประกอบสัญญาณแตกต่างสีคู่หนึ่ง U (ad) และ V แหล่งกำเนิดของสัญญาณจับเวลา ส่วนสุ่มตัวอย่างที่ต่อไว้เพื่อรับองค์ประกอบสัญญาณวิดีโอ ดังกล่าว Y,U, และ V และตอบสนองต่อสัญญาณจับเวลาดังกล่าว สำรหับพัฒนากระแสตัวอย่างที่เป็นดิจิตอล 6-บิท ที่เกิดขึ้น อย่างชิงโครไนสกับสัญญาณจับเวลาดังกล่าวที่มีลำดับดังต่อไป นี้ Y0, UO,Y1, U0, Y2, Y3, UO, Y4,V0, Y5, VO, Y6, V0, Y7, V0, Y8, U1 ... โดยที่หมายเลชห้อยท้าย 0,1,2... จะแทน จำนวนตัวอย่างและซึงตัวอย่างจะเกิดขึ้นที่อัตราจับเวลา CK ส่วนต่อไว้เพื่อรับตัวอย่างที่มี 6-บิทดังกล่าวที่อัตรา CK ดังกล่าวสำหรับให้กำเนิดกระแสนิบเบิลดิจิตอลทีมี 4 -บิท ซึ่งเกิดขึ้นที่อัตรา CK/N โดยที่ N เป็นจำนวนเต็มที่มาก กว่าหรือเท่ากับหนึ่งรวมถึง ส่วนปัดทิ้งที่หนึ่งซึ่งตอบสนองต่อตัวอย่างที่เป็นองค์ ประกอบ Y ที่มี 6-บิท ดังกล่วสำรหับผิลตัวอย่างที่เป็นองค์ ประกอบ Y ที่มี 6-บิท ที่เกิดขึ้นที่อัตรา CK/2N ส่วนปัดทิ้งที่สองซึ่งตอบสนองต่อตัวอย่างที่เป็นองค์ ประกอบ U และ V ที่มี 6-บิทดังกล่าว สำหรับผลิตลำดับของบิท ตัวอย่าง ที่เป็นองค์ประกอบ U และ V ที่มี 6-บิทสลับกัน ซึ่งเกิดท่อัตรา CK/8N ส่วนต่อไว้กับส่วนปัดทิ้งที่หนึ่งกล่าวและตอบสนองตัวอย่าง ที่เป็นองค์ประกอบ Y ที่มี 6-บิทดังกล่าวซึ่งเกิดขึ้นที่ อัตรา GK/2N สำหรับผลิตลำดับของตัวอย่างที่เป็นองค์ประกอบ Y ทีมี 3-บิทซึ่งเกิดขึ้นที่อัตรา CK/N ทางเลือกของตัว อย่าง 3- บิทที่เกิดขึ้นที่อัตรา CK/N จะมีบิทที่สำคัญมากก ว่าว 3 บท และบิทที่สำคัญน้อยกว่า จำนวน 3 -บิท ตามลำดับ ของตัวอย่างที่เป็นองค์ประกอบ Y ที่มี 6-บิท ดังกล่าวซึ่ง เกิดขึ้นที่อัตรา CK/2N และส่วนที่ตอบสนองต่อตัวอย่างที่ เป็นองค์ประกอบ Y ที่มี 3-บิทดังกล่าว และตัวอย่างที่เป็น องค์ประกอบ U และ V ที่มี 6-บิทดังกล่วซึ่งเกิดขึ้นที่ อัตรา CK/8N สำหรับการเชื่อมโยงตัวอย่าง U และ V ดังกล่าว เข้ากับตัวอย่างที่เป็นองค์ประกอบ Y ดังกลล่าวสลับกัน เพื่อผลิตเป็นลำดับของนิบเบิลที่มี 4-บิท โดยที่บิสทเดี่ยว ของตัวอย่าง U และ V ที่มี 6-บิท ตัวที่กำหนดไว้แล้วล่วง หน้าระหว่างแต่ละกลุ่มของตัวอย่างที่ถูกเชื่อมโยงต่อมา 6 กลุ่มโดยไม่รวมถึงการเชื่อมโยงบิท U หรือ V และส่วนหน่วย ความจำสำหรับเก็บสะสมนิบเบิลที่มี 4-บิทดังกล่าว 11. The TV signal processing system (TV) consists of the first video source, FVS, the second video source, SVS, which includes a sampling section attached to receive the V signal. These two DOTs and FCS timing signals with fcs frequency for developing second-speed video samples are The resulting m-bit digital signal is synchronized with the signal. The timer where m is a positive integer greater than one source of the SS switching signal with n-bits, where n is more than one positive integer. The segment for associating the bit of such n-bit switching signal with the specified sample in front of the video signal. The second is such an example. To make a digital signal That together, the drought that contains the sample that has happened in a zing Synchronized with the said timer signal. The segment includes the memory portion that responds to the signal. For collecting such combined sample signals And for organizing the combined example signal Up at its transmitting terminal, it is synchronized with the said timing signal, connected to receive the combined sample signal as Said and responded to the said timing signal for building the project. Recreate the second such video signal and the said n-bit switching signal. The source of the signal, the CCS code, the decoded part, is attached to receive the new structured switch signal (hereinafter referred to as SS) and respond to the signal. The content code CCS is for generating the FSS fast switching signal in a way that synchronizes with the timing signal. The FSS has a first condition when the signal switches. D The new structure is consistent with the content code signals. Said, and there will be a second condition, and vice versa. The switch is connected to receive the first video signal, FVS and the second video signal. (Hereinafter referred to as SVS) and responds to such fast switching signals FSS provides the first such FVS video signal and the video signal that Two of these new structures, SVS, are based on their terminals. When the acne breakouts are said to be fast, the FSS is in a second condition. And the first condition, respectively 2. System specified in claim 1 where the video signal Oh, that second, SVS. Is the overlapping video signal consisting of Odd and Even Stadium This memory includes space. Two areas for storing the odd and even fields of the second video signal are SVS, respectively, where such switch signals SS are stored in those two areas of the trap memory. Said to represent odd fields And such double fields of the s signal The second eject, respectively, is supplied to the transmitter terminal. Of the said switch Where the accumulated SS switching signal In the following areas To the signal terminal of the said memory will be Representative of the failure of the second video signal Such new structures From the said memory 3. The system stated in claim 2 where the video signal Oh, that second, SVS. It consists of a Y and a differential signal, U and a pair of divergence and V signals. Including the sampling section, it includes the section attached to receive a second video signal, SVS for generating a sample stream, a digital m-bit of the following sequence Y0, UO, Y1, U0, Y2, Y3, UO, Y4, V0, Y5, VO, Y6, V0, Y7, V0, Y8, U1 ... where the trailing number 0,1,2 ... will represent the number of samples and which An example will take place at the FCS timer rate 4. The system specified in claim 3, which the said part. That includes the sampling part, including the attached part To obtain a second sample of the video signal containing the m-bit to generate the nibble flow Video signal with (m / 2) + B - bit, where B is an integer less than m consisting of The first fraction that responds to the m-bit luma sample for producing m-bit luma samples with sub-sampling rates less than that frequency. Per the aforementioned luma samples for the sequence product of the luma sample with m / R - bit occurring at R times the aforementioned sub-sampling rate, R is the integer R obtained from the luma sample m. The / R-bit has an m / R value close to the random luma sample bit. As such The second discarding part, which responds to the U and V divergence samples with m-bits, is for producing the sample sequence. Differential signals U and V with m-bits alternately occur. At the second sub-sampling rate which is less than the sampling rate The first subsection, and A section for correlating the B-bit value of the color difference signal sample. Which is a sub-sampling of the m-bit with the It is obtained by sampling the lumas with m / R bits for producing a nibble sequence with (m / R) + B-bit, and for which a given value. The normal occurrence of such a bible will not be included. The bit of the aforementioned chromatic signal is associated with the Example luma with m / R-bit said 5. The system specified in claim 4, which section For the link it includes The response to the n-bit switching signal and the sequence thereof Nibble with (m-R) + B - bit for linking bit of The n-bit switching signal is output to the lumas sample containing m / R-bit of the aforementioned nibble value. Such information does not include the bits of the aforementioned chromatic signal. 6. The system specified in claim 5, where the structure part. The new nibble will receive (m-R) + B - the said bit that happens in synchronization with the said timer signal. Creating a new structural luma signal with m-bit Y, a color difference signal, a new structure with A pair of m-bits, U and V, and a new structural switching signal with n-bit SS 7. The system specified in claim 6, where the structural part. The new part is connected to receive a luma signal that is di New mental structure m-bit as mentioned And the Y, U, and V color difference signals and respond to such timing signals for New structural analog luma and color difference signals 8. The system specified in claim 7, the structural part. The new addition also includes a transducer attached to receive the luminaires and the analog differential signals. For the development of the new baseband component video signal SVS, which represents such a second video signal. For use with the switching section 9. The system specified in claim 1 that the video signal Second, the SVS will be an overlapping video signal that splits. With odd and even fields alternating Which the said memory will be provided At least three areas For collecting the next field As a result of the second video signal, the SVS in a circular or enclosed manner in which the such switching signal SS is accumulated. In at least three such areas, one of the many such switching conditions is fixed in which such a switching signal is an SS that is stored elsewhere in memory. It is classified in a different condition for such a switching signal. 1 0. Television signal processing systems (TV) consist of a video signal source with a Y loom element and a broken signal element. A different pair of colors U (ad) and V, the source of the timing signal. A sampling segment is attached to receive the aforementioned video signal elements Y, U, and V and respond to it. For the development of a 6-bit digital sample stream that occurs synchronously with such a timer signal having the following sequence Y0, UO, Y1, U0, Y2, Y3, UO, Y4, V0. , Y5, VO, Y6, V0, Y7, V0, Y8, U1 ... where the trailing number 0,1,2 ... represents the number of samples and which samples will occur at the timing of the extension CK. To get samples with The aforementioned 6-bit at the said CK rate for generating a 4-bit digital nibble current that occurs at the CK / N rate where N is a large integer. Greater than or equal to one, including The first shunt, which responds to the 6-bit component Y sample, is for the 6-bit component Y sample surface occurring at the rate of CK / 2N. Discard the second, which responds to the aforementioned 6-bit component U and V samples. To produce an alternate 6-bit sequence of sample bits with U and V elements at the rate of CK / 8N connected to the first discarding part and responding to the sample. That is the aforementioned 6-bit Y-component, which occurs at the GK / 2N rate for producing a sequence of 3-bit Y-component samples occurring at the CK / N rate. Occurring at the CK / N rate, there will be more important bits than 3 kites and 3-bit less critical bits, respectively, of the aforementioned 6-bit Y-element samples, occurring at the CK / rate. 2N and the part that responds to the sample that It is the Y component with that 3-bit. And such 6-bit component U and V samples occurring at the CK / 8N rate for linking the aforementioned U and V samples to that of the Y elements alternately. To produce a sequence of 4-bit nibble where a single-bit of U and V samples with pre-defined 6-bit The page between each group of 6 subsequent groups of samples, not including U or V bit links, and a nibble storage memory section with 4- such bit 1
1. ระบบที่กำหนดตามข้อถือสิทธิที่ 10 ยังรวมถึง แหล่งกำเนิดของสัญญาณสวิตชิงในรูปของตัวอย่างดิจิตอล 2-บิท และส่วนต่อไว้เพื่อรับนิบเบิลทีมี 4-บิทดังกล่าว และ ตัวอย่างสัญญาณสวิตชิง 2-บิทดังกล่าว และตอบสนองต่อสัญญาณ จับเวลา CK/N สำหรัยบเชื่อมโยงกับบิทเดี่ยวของตัวอย่าง สัญญาณสวิตชิง 2-บิท ดังกล่าวแต่ละบิทเข้ากับตัวอย่างที่ กำหนดไว้ล่างหน้าดังกล่าวหน้าดังกล่าวค่าที่ตรงกันของตัว อย่าง Y ที่มี 3-บิท 11. The system defined in Claim 10 also includes the source of the switching signal in the form of a 2-bit digital sample and a nibble to be received. 4- the above bits and the switching signal 2-bit said And responds to CK / N timing signals for linking with a single bit of sample. The aforementioned 2-bit switching signal, each bit is compatible with the sample that Defined on the bottom of the page, that page is the corresponding value of Example Y with 3-bit 1.
2. ระบบที่กำหนดตามข้อถือสิทธิที่ 10 ยังรวมถึง แหล่งกำเนิดของสัญญาณสวิตชิง 1-บิท ที่เกิดขึ้นแบบชิง โครไนสกับสัญญาณจับเวลาดังกล่าวและส่วนต่อไว้เพื่อรับนิบเ บิลที่มี 4-บิท ดังกล่ว และตอบสนองต่อสัญญาณจับเวลา CK/N สำหรับเชื่อมโยงแต่ละตัวอย่างสัญญาณสวิตชิง 1-บิทดังกล่าว เข้ากับตัวอย่าง Y ที่มี 3-บิทที่กำหนดไว้แล้วล่วงหน้าดัง กล่าวจำนวนหนึ่ง (ข้อถือสิทธิ 12 ข้อ, 6 หน้า, 9 รูป)2. The system specified in claim 10 also includes the source of the 1-bit switching signal that occurs as a recipient. Synchronize with the timer signal and its interface to receive the 4-bit billet and respond to the CK / N timing signal for linking each switching signal sample. 1- the aforementioned bit To the example Y with 3-bit predefined as Say a number (12 clauses, 6 pages, 9 pictures)