TH73318A - Time synchronization protocol based on switches for Irregular Memory Architecture (NUMA) systems. - Google Patents
Time synchronization protocol based on switches for Irregular Memory Architecture (NUMA) systems.Info
- Publication number
- TH73318A TH73318A TH101001720A TH0101001720A TH73318A TH 73318 A TH73318 A TH 73318A TH 101001720 A TH101001720 A TH 101001720A TH 0101001720 A TH0101001720 A TH 0101001720A TH 73318 A TH73318 A TH 73318A
- Authority
- TH
- Thailand
- Prior art keywords
- time
- node
- base register
- time base
- group
- Prior art date
Links
Abstract
DC60 (30/07/44) ระบบและวิธีการสำหรับการซิงโครไนซ์โนดชุดหนึ่งที่ได้รับการเชื่อมต่อกับสวิทช์กลางใน ระบบประมวลผลข้อมูลแบบหลายโนด เช่นระบบประมวลผลข้อมูลสถาปัตยกรรมหน่วยความจำ ชนิดไม่ สม่ำเสมอ (NUMA) จะได้รับการเปิดเผยไว้ แต่แรกนั้น ค่ารีจิส เตอร์พื้นฐานเวลาจะได้รับ การคันคืนจากชุดโนดแต่ละชุด ภายหลัง จากนั้น ค่ารีจิสเตอร์พื้นฐานเวลาร่วมกันจะได้รับการ กำหนด โดยยึดถือค่ารีจิสเตอร์พื้นฐานเวลาที่ได้รับจากโนดดังกล่าว ค่า รีจิสเตอร์พื้นฐานเวลาร่วม กันที่ได้รับการกำหนดจะได้รับการ กระจายสัญญาณไปยังโนดแต่ละโนดในภายหลัง ก่อนหน้าการ อ่านค่า รีจิสเตอร์พื้นฐานเวลานั้น การสื่อสารกลุ่มข้อมูลไปยังโนด แต่ละโนด ในรูปลักษณะนี้ การ สื่อสารกลุ่มข้อมูลปกติอาจกลับคืนสภาพมาภาย หลังการซิงโครไนซ์โดยการกระจายสัญญาณคืน สภาพกลุ่มข้อมูลไป ยังโนดแต่ละโนด ค่ารีจิสเตอร์พื้นฐานเวลาอาจได้รับการอ่าน โดยการออกการ ขัดจังหวะความมุ่งหมายพิเศษ จากตัวปรับโนดไปยัง ตัวประมวลผลโนดตัวหนึ่ง โดยตอบสนองต่อ ตัวปรับต่อที่กำลัง รับกลุ่มข้อมูลพื้นฐานเวลาอ่านจากสวิทช์ดังกล่าว ค่ารีจิส เตอร์พื้นฐานเวลาร่วม กันอาจได้รับการกำหนดโดยการเลือกค่ามาก ที่สุดของค่ารีจิสเตอร์พื้นฐานเวลาโดยตัวประกอบ ปรับแก้ เช่น เวลาที่ต้องใช้สำหรับกลุ่มข้อมูลเคลื่อนที่จากสวิทช์กลางไปยังตัว ประมวลผลโนด บวกกับเวลาที่ต้องใช้สำหรับกลุ่มข้อมูลเคลื่อน ที่จากตัวประมวลผลโนดไปยังสวิทช์กลาง กระบวน การซิงโคร ไนซ์อาจได้รับการทวนซ้ำเป็นคาบเวลา เช่นโดยการเริ่มต้นการ ซิงโครไนซ์ทุกครั้งที่การ ลดค่ารีจิสเตอร์ของสวิทช์กลางลงมา ถึงศูนย์ ระบบและวิธีการสำหรับการซิงโครไนซ์โนดชุดหนึ่งที่ได้รับการเชื่อมต่อกับสวิทซ์กลางใน ระบบประมวลผลข้อมูลแบบหลายโนด เช่นระบบประมวลผลข้อมูลสถาปัตยกรรมหน่วยความจำ ชนิดไม่ สม่ำเสมอ (NUMA) จะได้การเปิดเผยไว้ แต่แรกนั้น ค่ารีจิส เตอร์พื้นฐานเวลาจะได้รับ การคันคืนจากชุดโนดแต่ละชุด ภายหลัง จากนั้น ค่ารีจิสเตอร์พื้นฐานเวลาร่วมกันจะได้รับการ กำหนด โดยยึดถือค่ารีจิสเตอร์พื้นฐานเวลาที่ได้รับการโนดดังกล่าว ค่า รีจิสเตอร์พื้นฐานเวลาร่วม กันที่ได้รับการกำหนดจะได้รับการ กระจายสัญญาณไปยังโนดแต่ละโนดในภายหลัง ก่อนหน้าการ อ่านค่า รีจิสเตอร์พื้นฐานเวลานั้น การสื่อสารกลุ่มข้อมูลไปยังโนด แต่ละโนด ในรูปลักษณะนี้ การ สื่อสารกลุ่มข้อมูลปกติอาจคืนสภาพมาภาย หลังการซิงโครไนซ์โดยการกระจายสัญญาณคืน สภาพกลุ่มข้อมูลไป ยังโนดแต่ละโนด ค่ารีจิสเตอร์พื้นฐานเวลาอาจได้รับการอ่าน โดยการออกการ ขัดจังหวะความมุ่งหมายพิเศษ จากตัวปรับโนดไปยัง ตัวประมวลผลโนดตัวหนึ่ง โดยตอบสนองต่อ ตัวปรับต่อที่กำลัง รับกลุ่มข้อมูลพื้นฐานเวลาอ่านจากสวิทช์ดังกล่าว ค่ารีจิส เตอร์พื้นฐานเวลาร่วม กันอาจได้การกำหนดโดยการเลือกค่ามาก ที่สุดของค่ารีจิสเตอร์พื้นฐานเวลาโดยตัวประกอบ ปรับแก่ เช่น เวลาที่ต้องใช้สำหรับกลุ่มข้อมูลเคลื่อนที่จากสวิทช์กลางไปบังตัว ประมวลผลโนด บวกกับเวลาที่ต้องใช้สำหรับกลุ่มข้อมูลเคลื่อน ที่จากตัวประมวลผลโนดไปยังสวิทช์กลาง กระบวน การซิงโคร ไนซ์อาจได้รับกระทวนซ้ำเป็นคาบเวลา เช่นโดยการเริ่มต้นการ ซิงโครไนซ์ทุดครั้งที่การ ลดค่ารีจิสเตอร์ของสวิทช์กลางลงมา ถึงศูนย์ DC60 (30/07/44) A system and method for synchronizing a set of nodes that have been connected to a central switch in Multi-node data processing system For example, the Irregular Memory Architecture (NUMA) data processing system is initially exposed, the time base register values are obtained. After that, the joint time base register value is determined based on the time base register received from that node. Time base register value. join Each other that has been scheduled will be Broadcast the signal to each node later, before the time base register reading. Group communication to individual nodes In this manner, normal group communication may be reverted. After synchronization by broadcast return Condition of the data group To each node Time-based registers may be read by issuing special purpose interruptions. From the node adapter to One node processor In response to Power adapter Gets a group of read-time baseline data from that switch. Common time-base register value. The same may be determined by selecting many values. Most of the time-based registers are adjusted by correction factors, such as the time required for the moving data group from the central switch to the node processor plus the time required for the mobile data group. That from the node processor to the central switch, the synchronization process may receive periodic iterations. For example by initiating Synchronized every time the Reduce the registers of the central switch down to the system center and a method for synchronizing a set of nodes that have been connected to the central switch in Multi-node data processing system For example, Irregular Memory Architecture (NUMA) data processing systems are initially disclosed and time base registers are obtained. After that, the common time base register value is determined based on the time base register at which such nodes were given, time base register values. join Each other that has been scheduled will be Broadcast the signal to each node later, before the time base register reading. Group communication to individual nodes In this manner, normal group communication may be restored after that. After synchronization by broadcast return Condition of the data group To each node Time-based registers may be read by issuing special purpose interruptions. From the node adapter to One node processor In response to Power adapter Gets a group of read-time baseline data from that switch. Common time-base register value. Each other may be defined by selecting many values. Most of the time-based registers are adjusted by the adjustment factor, such as the time required for the mobile data group from the central switch to cover the node processor, plus the time required for the mobile data group. That from the node processor to the central switch, the synchronization process may be repeated periodically. For example by initiating Synchronize the last time. Reduce the middle switch register value to zero.
Claims (2)
Publications (1)
Publication Number | Publication Date |
---|---|
TH73318A true TH73318A (en) | 2005-12-08 |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60109612D1 (en) | SWITCH-BASED PROTOCOL FOR TIME SYNCHRONIZATION FOR A SYSTEM WITH NONUNIQUARY MEMORY ACCESS | |
DE69811262T2 (en) | METHOD AND DEVICE FOR Failsafe RESYNCHRONIZATION WITH MINIMUM LATENCY TIME | |
DE60234349D1 (en) | SYSTEM AND METHOD FOR SYNCHRONIZING TELECOMMUNICALLY ASSOCIATED CLOCKS IN A PASSIVE OPTICAL ACCESS NETWORK BASED ON ETHERNET | |
ATE515744T1 (en) | CONFLICT RESOLUTION IN COLLABORATIVE WORK SYSTEMS | |
DE60141867D1 (en) | METHOD FOR SYNCHRONIZING DATA | |
CN101009546A (en) | Time synchronization method for network segment utilizing different time synchronization protocol | |
CN102916758A (en) | Ethernet time synchronization device and network equipment | |
PT1228412E (en) | SYSTEM AND METHOD FOR CLOG SYNCHRONIZATION WITH ERROR TOLERANCE THROUGH INTERACTIVE CONVERGENCE UTILIZATION | |
US20070110023A1 (en) | Method for clock sychronization of wireless 1394 buses for nodes connected via ieee 802.11 a/b wlan | |
CN104158646B (en) | Link delay processing method and processing device | |
TH73318A (en) | Time synchronization protocol based on switches for Irregular Memory Architecture (NUMA) systems. | |
Turski | A global time system for CAN networks | |
SE0201008D0 (en) | A method and a system for synchronizing digital data streams | |
US6587954B1 (en) | Method and interface for clock switching | |
SE0004115D0 (en) | An arrangement for capturing data | |
US6023768A (en) | Phase locked distributed time reference for digital processing and method therefor | |
JPS6384228A (en) | Data transmission system between master station and plural slave stations | |
DE69618296D1 (en) | Clock signal generator for synchronizing a system for processing digital data packets | |
DE69622930D1 (en) | Digital phase synchronous circuit and data receiving circuit that includes them | |
JPS6253530A (en) | Control information generating circuit for tdma communication equipment | |
JPH03133226A (en) | Frame phase synchronization circuit | |
JP2003156578A (en) | Time information adjusting system | |
JP2776606B2 (en) | Frame synchronizer | |
JPH02288442A (en) | Plural protocol controller | |
KR970056138A (en) | Timing Control Circuit of Integrated Information Communication Network Line Interface Circuit |