Claims (2)
1. วิธีการของการประมวลผลตัวอย่างเชิงตัวเลขอนุกรมบิทสองส่วนเติมเต็มเชิงเลขคณิต รวมถึงบิทซิกซึ่งตัวอย่างเกิดขึ้นอยู่ในช่วงตัวอย่างปริภูมิสม่ำเสมอที่ประกอบด้วย การจัดบิทอนุกรมของตัวอย่างเชิงตัวเลขดังกล่าวไปทำให้เกิดบิทนัยสำคัญน้อยก่อนและบิทซิกทีหลัง การจัดให้ขั้วของหน่วยประมวลผลเชิงเลขคณิตเป็นฟังก์ชั่นเชิงเลขคณิตตามการกระทำที่ต้องการตามลำดับ การต่อเข้าด้วยกันของหน่วยประมวลผลเชิงเลขคณิตดังกล่าวกับเครื่องบันทึกขยายซิก การจับเวลาเครื่องบันทึกขยายซิกดังกล่าวด้วยจำนวนที่คงที่ของจังหวะต่อคาบตัวอย่าง และ การใช้สัญญาณควบคุมขยายซิกไปที่เครื่องบันทึกดังกล่าวเมื่อจำลองบิทซิกส่งออกไปโดยเครื่องบันทึกดังกล่าวหลังจากการเกิดบิทซิกดังกล่าวอยู่ภายในคาบตัวอย่าง ที่ซึ่งเครื่องบันทึกขยายซิกตามลำดับรวมถึงจำนวนของขั้นตอนหน่วงที่เท่ากับจำนวนที่คงที่ของจังหวะที่ใช้ไป ณ ที่นั้นเพื่อหน่วงการประมวลผลใดๆ ให้น้อยลงตามลำดับ วัดได้ในจำนวนเต็มของคาบจังหวะที่ทำให้เกิดขึ้นโดยตัวอย่างที่อยู่ใน หน่วยประมวลผลเชิงเลขคณิต โดยเฉพาะกระทำก่อนหน้าเครื่องบันทึกขยายซิกอย่างทันทีทันใด 2. วิธีการของการประมวลผลตัวอย่างเชิงตัวเลขสองส่วนเติมเต็มแบบบัทอนุกรมเชิงเลขคณิตที่มีบิทซิก ซึ่งตัวอย่างเกิดขึ้นอย่างสม่ำเสมอในช่วงตัวอย่างที่ได้กำหนดไว้ก่อน วิธีการนี้ต้องการเพียงสัญญาณจับเวลา ตัวอย่างสองสัญญาณที่มีการแสดงจังหวะระหว่างช่วงตัวอย่างแต่ละตัวอย่าง การจับเวลาตัวอย่างเชิงตัวเลขอนุกรมบิทดังกล่าวไปที่ธาตุประมวลผลเชิงเลขคณิต โดยผ่านเครื่องบันทึกขยายซิกที่จับเวลาได้ด้วยสัญญาณจับเวลาครั้งแรกมีจำนวนที่คงที่ของจังหวะต่อช่วงตัวอย่าง ซึ่งเครื่องบันทึกขยายซิกจำลองบิทซิกดังกล่าวสำหรับลำดับหนึ่งของจังหวะจับเวลาครั้งแรกดังกล่าวเกิดขึ้นหลังจากการเกิดของบิทซิกดังกล่าว การประมวลผลตัวอย่างเชิงตัวเลขแบบอนุกรมบิทดังกล่าวอย่างติดต่อกันอยู่ในธาตุมูลประมวลผลเชิงเลขคณิตดังกล่าว การใช้ตัวอย่างที่ประมวลผลแล้วจากธาติมูลประมวลผลดังกล่าวไปจับเวลาเครื่องบันทึกอนุกรมต่อไปโดยสัญญาณจับเวลาครั้งที่สองที่มีจำนวนที่คงที่ของจังหวะต่อช่วงตัวอย่างที่ต่างจากสัญญาณจับเวลาครั้งแรกดังกล่าว ที่ซึ่งเครื่องบันทึกอนุกรมต่อไปดังกล่าวมีจำนวนของขั้นตอนหน่วงเท่ากับจำนวนที่คงที่ดังกล่าวของจังหวะของสัญญาณจับเวลาที่สองดังกล่าวหน่วงการประมวลผลใดๆ ของธาตุมูลประมวลผลดังกล่าวให้น้อยลงวัดได้ในจำนวนเต็มของคาบจังหวะนั้น 3. ระบบสำหรับการประมวลผลตัวอย่างในเชิงตัวเลขสองส่วนเติมเต็มแบบอนุกรมบิทที่เกิดขึ้นอยู่ในช่วงตัวอย่างปริภูมิสม่ำเสมอ บิทของตัวอย่างบิทอนุกรมดังกล่าวเกิดขึ้นตามนัยสำคัญจากบิทนัยสำคัญน้อยที่สุดไปถึงบิทซิก ระบบดังกล่าวทำ งานด้วยสัญญาณจับเวลาลำดับแรกและลำดับที่สองจัดให้จังหวะให้ผลลำดับแรก และลำดับที่สองตามลำดับเข้าจังหวะกันกับบิทตัวอย่างดังกล่าว ผลที่ให้ออกมาลำดับ แรกดังกล่าวมีจำนวนของจังหวะน้อยกว่าผลที่ให้ออกมาลำดับที่สองดังกล่าว ระบบดังกล่าวรวมถึง ส่วนสำหรับการจัดตัวอย่างอนุกรมบิทดังกล่าว ส่วนสำหรับกำเนิดสัญญาณจับเวลาลำดับแรก และลำดับที่สองดังกล่าว ส่วนสำหรับกำเนิดสัญญาณควบคุมที่มีสภาพแรก และสภาพที่สอง สัญญาณควบคุมดังกล่าวเปลี่ยนจากสภาพแรกดังกล่าวไปเป็นสภาพที่สองดังกล่าวตามการเกิดของตัวอย่างบิทซิก ส่วนประมวลผลเชิงเลขคณิตแบบอนุกรมบิทจำนวนหนึ่ง แล็ชจำนวนหนึ่งมีส่วนรับเข้า ส่วนส่งออกและปลายควบคุม แล็ชดังกล่าวผ่านบิทตัวอย่างที่ใช้ไปที่ปลายรับเข้านั้นไปที่โดยเฉพาะปลายส่งออกนั้นเมื่อสัญญาณควบคุมดังกล่าวใช้ไปที่โดยเฉพาะปลายควบคุมนั้น แสดงสภาพแรกดังกล่าว และเหนี่ยว รั้งบิทตัวอย่างที่ใช้ไปที่โดยเฉพาะปลายรับเข้านั้นเมื่อสัญญาณควบคุมดังกล่าวเปลี่ยนไปเป็นสภาพที่สองดังกล่าว ส่วนสำหรับการต่อเข้าด้วยกันอย่างอนุกรมซึ่งส่วนสำหรับทำการจัดตัวอย่างอนุกรมบิทและลำดับหนึ่งของส่วนประมวลผลเชิงเลขคณิตจำนวนหนึ่งดังกล่าวกับลำดับหนึ่งของเครื่องบันทึกเลื่อนบิทอนุกรมดังกล่าว และลำดับหนึ่งของแล็ชดังกล่าวที่ ซึ่งลำดับหนึ่งตามลำดับของเครื่องบันทึกเลื่อนบิทอนุกรมดังกล่าวถูกจับเวลาโดยหนึ่งในสัญญาณจับเวลาครั้งแรก และครั้งที่สอง 4. ระบบสำหรับการประมวลผลตัวอย่างเชิงตัวเลขแบบบิทอนุกรมสองส่วนเติมเต็ม ซึ่งตัวอย่างเกิดขึ้นในช่วงตัวอย่างปริภูมิสม่ำเสมอ และอาจมีความกว้างบิทต่างกันตามที่ได้เอามาประมวลผลในระบบที่ประกอบด้วย เครื่องกำเนิดจับเวลาสำหรับผลิตสัญญาณจับเวลาลำดับแรก และลำดับที่สองเข้าจังหวะกันกับการเกิดของโดยเฉพาะบิทของตัวอย่างเชิงตัวเลขแบบอนุกรมบิทดังกล่าวและสัญญาณควบคุมขยายซิกที่มีการผ่านการทำงานตอนที่เกิดบิทซิกของตัวอย่างเชิง ตัวเลขแบบอนุกรมบิทดังกล่าว ที่ซึ่งสัญญาณจับเวลาลำดับแรกและลำดับที่สองจัดให้ได้ผลจังหวะเริ่มต้นพร้อมกัน และสิ้นสุดลงภายในโดยเฉพาะคาบตัวอย่าง สัญญาณจับ เวลาลำดับที่สองดังกล่าวมีจำนวนจังหวะต่อการให้ผลออกมาของสัญญาณจับเวลาลำดับแรกดังกล่าวมากกว่า เครื่องบันทึกขยายซิกมีจำนวนสภาพเท่ากับจำนวนของจังหวะที่อยู่ในการแสดงผลของสัญญาณจับเวลาลำดับแรกดังกล่าว เครื่องบันทึกดังกล่าวมีปลายรับเข้าสำหรับประยุกต์ตัวอย่างเชิงตัวเลขแบบอนุกรมบิท ปลายจับเวลาสำหรับประยุกต์สัญญาณจับเวลาลำดับแรกดังกล่าว และปลายรับเข้าขยายซิกสำหรับประยุกต์สัญญาณ ขยายซิกดังกล่าว หน่วยประมวลผลสัญญาณเชิงตัวเลขแบบเชิงเลขคณิตที่ปลายรับเข้าต่อควบเข้าไปที่ปลายส่งออกของเครื่องบันทึกขยายซิกดังกล่าว และที่มีปลายส่งออก เครื่องบันทึกอนุกรมที่มีปลายรับสัญญาณเข้าต่อควบเข้าที่ปลายส่งออกหน่วยประมวลผลเชิงเลขคณิต ปลายรับเข้าจับเวลาสำหรับประยุกต์สัญญาณจับเวลาลำดับที่สองดังกล่าว และมีจำนวนของสภาพเท่ากับจำนวนของจังหวะในสัญญาณจับเวลาลำดับที่สองดังกล่าวให้ผลออกมาหน่วงการประมวลผลใดๆ ของหน่วยประมวลผลเชิงเลขคณิตให้น้อยลงวัดได้ในจำนวนเต็มของคาบจังหวะจับเวลา 5. เครื่องสำหรับประมวลผลสัญญาณเชิงตัวเลขสองส่วนเติมเต็มแบบอนุกรมบิทเกิดขึ้นในช่วงปริภูมิเท่ากันกับบิททั้งหมดของตัวอย่างที่เกิดขึ้นในช่วงตัวอย่างที่น้อยกว่าประกอบด้วย หน่วยประมวลผลเชิงเลขคณิตอนุกรมที่มีปลายรับเข้าและปลายส่งออก เครื่องบันทึกเลื่อนอย่างอนุกรมที่มีปลายรับเข้า ปลายส่งออก และปลายรับเข้าจับเวลา เครื่องบันทึกขยายซิกที่มีปลายรับเข้า ปลายส่งออก ปลายเข้าจับเวลาและปลายรับเข้าขยายซิก ส่วนสำหรับต่อควบอย่างอนุกรมกับเครื่องบันทึกเลื่อนอย่างอนุกรมดังกล่าว หน่วยประมวลผลเชิงเลขคณิตดังกล่าว และเครื่องบันทีกขยายซิกดังกล่าว ที่ซึ่งหน่วยประมวลผลเชิงเลขคณิตดังกล่าวถูกกำหนดให้อยู่ระหว่างเครื่องบันทึกดังกล่าว ส่วนสำหรับการผลิตสัญญาณจับเวลาลำดับแรกที่มีจำนวนที่กำหนดไว้ก่อนของจังหวะลำดับแรกต่อช่วงตัวอย่าง สัญญาณจับเวลาลำดับที่สองมีจำนวนที่กำหนดไว้ก่อนของจังหวะลำดับที่สองต่อช่วงตัวอย่าง และสัญญาณขยายซิกเกิดขึ้นตอนที่บิทที่กำหนด ไว้ก่อนของตัวอย่างเชิงตัวเลขแบบอนุกรมบิทเกิดขึ้น ส่วนสำหรับการต่อควบสัญญาณจับเวลาลำดับแรกและลำดับที่สองดังกล่าวเข้ากับปลายรับการจับเวลาเข้าของเครื่องบันทึกเลื่อนอย่างอนุกรมดังกล่าว และเครื่องบันทึกขยายซิกตามลำดับ และวิถีทางสำหรับการต่อควบคุมสัญญาณซิกดังกล่าวเข้ากับปลายรับเข้าขยายซิกดังกล่าว 6. เครื่องตามที่กล่าวไว้ในข้อถือสิทธิ 5 ที่ซึ่งหน่วยประมวลผลเชิงเลขคณิอนุกรม (SAPU) ดังกล่าวรวมถึงเครื่องบวกทวิภาคที่ประกอบด้วย วงจรเครื่องบวกเติมเต็มที่มีปลายรับตัวบวก/ตัวแต่งเติมเข้าลำดับแรกต่อควบเข้าที่ปลายรับเข้าของ SAPU ดังกล่าว ปลายส่งผลรวมออกต่อควบเข้าที่ปลายส่งออกของดังกล่าว มีปลายรับตัวบวก/ตัวแต่งเติมเข้าลำดับที่สองสำหรับประยุกต์ตัวอย่างบิทอย่างอนุกรมปลายนำพาเข้า และปลายนำพาออก และ ส่วนหน่วงบิทตัวอย่างหนึ่งต่อควบอยู่ระหว่างปลายนำพาเข้าดังกล่าว และปลายนำพาออกดังกล่าว 7. เครื่องตามที่กล่าวไว้ในข้อถือสิทธิ 6 นอกจากนั้นรวมถึงเครื่องทำให้ผกผันที่แทรกอยู่ระหว่างปลายรับเข้าของ SAPUและปลายรับตัวบวก/ตัวแต่งเตมเข้าลำดับแรก และ ส่วนเพื่อตั้งส่วนหน่วงดังกล่าวไปที่สภาพหนึ่งตอนการเริ่มต้นของคาบตัวอย่างแต่ละคาบที่ซึ่งเครื่องเติมเต็มจัดให้ต่างกันอยู่ระหว่างตัวอย่างอนุกรมที่ใช้ไปที่ปลายรับตัวบวก/ตัวแต่งเติมลำดับที่สองและลำดับที่หนึ่งของมันเข้าไป 8. เครื่องตามที่กล่าวไว้ในข้อถือสิทธิ 5 ที่ซึ่งหน่วยประมวลผลเชิงเลขคณิตอนุกรม (SAPU) รวมถึงวงจรสองส่วนเติมเต็มที่ประกอบด้วย เครื่องทำให้ผกผันต่อควบอย่างอนุกรมเข้ากับปลายรับเข้าของSAPU ดังกล่าว เครื่องบวกครึ่งหนึ่งที่มีปลายรับตัวบวก/ตัวแต่งเติมเข้าลำดับแรกต่อควบเข้ากับเครื่องทำให้ผกผันดังกล่าวอย่างอนุกรมปลายรับตัวบวก/ตัวแต่งเติมเข้าลำดับที่สอง ปลายส่งผลรวมออกต่อควบเข้ากับปลายส่งออกของ SAPU ดังกล่าว และปลายส่งออก ที่นำพาออกไป ส่วนหน่วงคาบบิทตัวอย่างหนึ่งต่อคาบอยู่ระหว่างปลายส่งออกที่นำพาออกไปดังกล่าวและปลายรับตัวบวก/ตัวแต่งเติมเข้าลำดับที่สอง และ ส่วนสำหรับการตั้งส่วนหน่วงดังกล่าวไปที่สภาพหนึ่งตอนเริ่มต้นของแต่ละช่วงตัวอย่าง 9. เครื่องตามที่กล่าวไว้ในข้อถือสิทธิ 5 ที่ซึ่งหน่วยประมวลผลเชิงเลขคณิตอนุกรม (SAPU) รวมถึงตัวคูณทวิภาคสำหรับคูณตัวอย่างบิทอนุกรมโดย 2K ซึ่ง K คือจำนวนเต็มที่ประกอบด้วยเครื่องบันทึกเลื่อนขั้นตอน K ต่อควบอยู่ระหว่างปลายรับเข้าและปลายส่งออกชอง SAPU ดังกล่าว 1 0. เครื่องตามที่กล่าวไว้ในข้อถือสิทธิ 5 ที่ซึ่งหน่วยประมวลผลเชิงเลขคณิตอนุกรม (SAPU) ดังกล่าวรวมถึงวงจรค่าสัมบูรณ์ และเครื่องบันทึกต่อควบเข้าที่ปลายรับเข้าของSAPU รวมถึงส่วนต่อแยกสำหรับการจัดบิทซิกของตัวอย่างสองส่วนเติมเต็มดังกล่าวตอนเริ่มต้นของแต่ละคาบตัวอย่าง วงจรค่าสัมบูรณ์ดังกล่าวประกอบด้วย แล็ชต่อควบอยู่ที่ส่วนต่อแยกดังกล่าวสำหรับเก็บบิทซิกดังกล่าว ส่วนสวิทช์ที่มีปลายส่งออกต่อควบอยู่ที่ปลายส่งออกของSAPUปลายรับข้อมูลลำดับที่หนึ่ง และลำดับที่สอง และมีปลายควบคุมต่อควบเข้าที่แล็ชดังกล่าว ในทางกลับกันประยุกต์ใช้ตัวอย่างไปที่ปลายรับข้อมูลลำดับที่หนึ่ง และลำดับที่สองดังกล่าวเข้าสำหรับทำให้บิทซิกดังกล่าวเป็นหนึ่งหรือศูนย์ตามลำดับ วงจรสองส่วนเติมเต็มแบบบิทอนุกรมมีปลายรับเข้าต่อควบอยู่ที่ปลายรับเข้าของและปลายส่วนออกต่อควบอยู่ที่ปลายรับข้อมูลลำดับแรกดังกล่าวเข้า ส่วนหน่วงชดเชยต่อควบอยู่ระหว่างปลายรับเข้าของ SAPU ดังกล่าว และปลายรับเข้าข้อมูลลำดับที่สอง ธาตุมูลหน่วงชดเชยดังกล่าวจัดให้คาบหน่วงสมดุลย์กับการประมวลผลหน่วงวงจรสองส่วนเติมเต็มดังกล่าว 11. Methods of numerical sample processing, serial numbers, two parts, arithmetic complement. Including bitzig, in which samples occur in the sampling period, uniform space containing The serialization of such numerical samples results in less significant bits first and later. The polarization of the arithmetic processor as an arithmetic function according to the desired action, respectively. The connection of the aforementioned arithmetic processor to the SIG expansion recorder. The recording of the sig amplified timing with a fixed number of beats per sample period and the use of the sig amplified control signal to the said recorder when simulating the bitzig sent by the said recorder after the occurrence of the said bitig. Within the sample period Where the recorder extends the sequential sik, includes a number of delay steps equal to a fixed number of strokes used there to delay any processing. To less, respectively Measured in the integer number of strokes produced by the sample in Arithmetic processor 2. A method of processing the two-part numerical sample complements the arithmetic series with bitzig. In which the samples occur regularly in the pre-defined sample intervals This method requires only a timing signal. Two sample signals with a rhythmic representation between each sample interval. Time to time a numerical example of such a bit to an arithmetic processor element Through the first timer signal amplified recorder, there is a fixed number of beats per sample interval. The sig amplification recorder simulates the aforementioned bitzig for one sequence of the first timings following the birth of the bitzig. Continuous processing of such bit series numerical samples is in the said arithmetic processing element. By using the processed samples from the said processing to continue timing the series recorder by a second timing signal with a fixed number of beats per sample interval different from the aforementioned first timer signal. Where the following series recorder has a number of delay steps equal to that constant number of the aforementioned second timer signal timing, delaying any processing. 3. The system for numerical processing of two-part numerical complements the bit series that occurs during the sample interval. The bit of the example bit of the series occurs according to its significance, from least significant bit to bitzig. Such a system does Tasks with the first and second timing signals, providing the rhythm for the first result. And the second, respectively, in sync with the example bit The results were given in order. The first had fewer strokes than that resulted in the second. The system includes Part for arranging the example of the bit series. The section for generating the first timer signal. And the second as mentioned The section for generating the control signal with the first condition. And the second condition The control signal was changed from the first to the second as the birth of the bitzig example. A number of bit serial arithmetic processors A number of lashes are involved. Output part and control end The lash passes through the sample bit applied to that input end, to that particular output end, when the control signal is applied to that particular control end. Express the first such condition and restrains the sample bit applied to the particular input end when the control signal changes to that second state. A part for serialization, where a segment for sampling a series of bits and a sequence of a number of the aforementioned arithmetic processor, with one of the serial bit advance recorders. And the number one such lash that The one in order of the bit scroll recorders was timed by one of the first timer signals. And the second. 4. A system for processing bit series numerical samples. In which the sample takes place during the sample period. And may have different bit widths as they can be processed in a system that includes Timer generator for producing the first timer signal. And second order coincides with the occurrence of, in particular, the bit of the aforementioned series numerical samples and the amplified sigma control signal being transmitted at the time of the occurrence of the bitzig. The number of the said serial number Where the first and second timing signals provide a simultaneous starting timing. The second timer signal has a greater number of strokes for the output of the first such second timer. The sik amplification recorder has the same number of conditions as the number of beats in the display of the said first timer. The recorder has an input tip for the application of bit series numerical samples. Timer tip for applying the aforementioned first timer signal. And the receiving end to expand Sikh for applied signals Extend the Sikh An arithmetic numerical signal processor at the receiving end is coupled to the output end of the said amplification recorder. And with the output end A serial recorder with an input signal coupled to an arithmetic processor output end. The receiving end of the timer for the application of the second timer signal. And has the same number of conditions as the number of strokes in the aforementioned second timing signal, delaying any processing. The smaller number of the arithmetic processor is measured in the integer of the timing period. 5. The machine for processing two numerical signals, series complement, bit occurs during the same space as all the bits of the sample occurring in the interval. Lesser examples include: Serial arithmetic processor with input and output end A serial scroll recorder with input end, output end, and timer input end. Sikh amplification recorder with input end, output end, timer end, and sigma extension input end. The part for connecting in series with such a series scroll recorder The aforementioned arithmetic processor. And an extended sigma recorder Where the aforementioned arithmetic processor is assigned between the aforementioned recorder Section for producing a pre-determined number of first-order beats per sample interval. The second timing signal contains a predetermined number of second timing per sample interval. And the signal amplification sigma occurs when the bit set Before the numerical example, bit series occurs. Sections for connecting the aforementioned first and second timing signals to the timer-in end of the aforementioned series-shift recorder. And the Sikh extension recorder, respectively And the way for the control of the said signal to the receiving end of the said sigma 6. The machine as described in claim 5 where the aforementioned serial number processor (SAPU) includes the machine Plus a colon containing The additive-coupling circuit has a first positive / add-on end of the input on the input end of the SAPU, the end of the output coupled to the output end of the said. There is a second receiver / additive end for the serial application of the bit sample. And the lead-out tip, and one sample bit retardation is attached between the lead-out end And the lead-off tip 7. The machine as mentioned in claim 6 also includes the inversion device inserted between the receiving end of SAPU and the receiver end / sizer in first order and section to set the delay to one state at the beginning of each sample period where the fillers are arranged differently between the serial samples used. Go to the end, get its second and first additive / additive. 8. Machine, as mentioned in claim 5, where the serial arithmetic processor (SAPU) includes two complement cycles. include The inversion apparatus is connected in series to the said SAPU input end, the plus half with the first positive / additive receiving end is connected to the such inversion device in series. Add to the second The sum of the output coupled to the said SAPU output end and the lead output end, one sample per period delay between the said lead-out end and the positive / receiving end. Add the second and section for setting the damper to a state at the beginning of each example 9. The machine, as described in claim 5, where the Serial Arithmetic Processor (SAPU) is included. To the colon multiplier for multiplying the serial bit sample by 2K, where K is the integer composed of the advancement recorder K connected between the input and output ends of the aforementioned SAPU 1 0. machine as described in the claim. 5 where such a serial arithmetic processor (SAPU) includes the absolute value circuit And a connected recorder at the input end of SAPU Includes a separate extension for the bitzig arrangement of the two samples, which complements the beginning of each sample period. The absolute value circuit consists of Lash is attached to the said interface for storing the bitzig. The switch part with the output end of the coupling is at the output end of the SAPU, the first receiving end of the data. And the second And the control end is connected to the said lash On the other hand, apply the example to the first receiving end. And the aforementioned second is for making the aforementioned bitzig one or zero respectively. A two-component, serial-bit complement circuit has a coupling input end at the input end and a coupling output end at that first input end. The coupling damper is between the said SAPU input end and the second input end. Such compensation damping element provides a balanced delay period with two complementary delay processing.
1. เครื่องตามที่กล่าวไว้ในข้อถือสิทธิ 10 ที่ซึ่งเครื่องบันทึกเลื่อน (เครื่องบันทึกส่งออก) ต่อควบคู่อยู่กับปลายส่งออกของSAPU ผสมกันเข้าไปสู่วิถีทางเปรียบเทียบที่ประกอบด้วย ปลายรับเข้าลำดับแรกต่อควบเข้าที่ขั้นตอนที่กำหนดไว้ก่อนของเครื่องบันทึกส่งออกจำนวนของขั้นตอนอยู่ระหว่างขั้นตอนที่กำหนดไว้ก่อนดังกล่าว และการส่งออกของเครื่องบันทึกดังกล่าวอยู่ในจำนวน N ซึ่ง N คือจำนวนเต็ม และปลายรับเข้าลำดับที่สองสำหรับการประยุกต์ตัวอย่างบิทอนุกรมเปรียบเทียบกับตัวอย่างที่ใช้ไปที่ปลายรับเข้าลำดับแรก เครื่องบันทึกเลื่อนขั้นตอน N มีปลายรับเข้าต่อควบอยู่ที่ปลายรับเข้าลำดับที่สองดังกล่าวและมีปลายส่งออก ส่วนสวิทช์ต่อไปมีปลายรับเข้าข้อมูลลำดับแรก และลำดับที่สองต่อควบอยู่ที่ปลายส่งออกของเครื่องบันทึกส่งออกตามลำดับและเครื่องบันทึกขั้นตอน N ดังกล่าวปลายรับเข้าควบคุม และปลายส่งออกที่ซึ่งตัวอย่างใช้ไปที่ปลายรับเข้าลำดับแรกและ ลำดับที่สองที่ถูกผลิตขึ้นมากกว่า ส่วนต่อควบเข้าที่ปลายรับเข้าลำดับแรกและลำดับที่สองสำหรับทำการผลิตสัญญาณควบคุมแสดงขั้นตอนส่งออกลำดับแรก ถ้าตัวอย่างใช้ไปที่ปลายรับเข้าลำดับแรกแสดงหนึ่งตรรกอยู่ในตำแหน่งบิทนัยสำคัญมากกว่าไม่รวมถึงบิทซิกตัวอย่างที่ใช้ไป ที่ปลายรับเข้าลำดับที่สอง หรือตัวอย่างที่ใช้ไปที่ปลายรับเข้าลำดับแรกเป็นบวก และตัวอย่างที่ใช้ไปที่ปลายรับเข้าลำดับที่สองเป็นลบ และแสดงขั้นตอนลำดับที่สองเป็นอย่างอื่น และ แล็ชสำหรับทำการต่อควบสัญญาณควบคุมเข้าที่วิถีทางสวิทช์ต่อไปดังกล่าวที่ซึ่งวิถีทางสวิทช์ต่อไปดังกล่าวต่อควบเครื่องบันทึกส่งออกดังกล่าว หรือเครื่องบันทึกขั้นตอนเข้าที่ปลายส่งออกของมันสำหรับควบคุมสัญญาณให้ทำการแสดงสภาพลำดับแรกและลำดับที่สอง 11. The machine, as discussed in claim 10, where the recorder scrolls. (Export Recorder) is connected alongside the SAPU output end. Mixed together into a way of comparison that consists of The first pre-entered step is connected to the pre-defined step of the recorder, the output number of steps is between the aforementioned stage. And the output of the aforementioned recorder is N, where N is an integer and a second receiving end for the application of the serial bit sample compared with the sample used to the first receiving end. The N step-up recorder has a coupling end, a coupling end at the aforementioned second input end, and an output end. The next switch has the first input end. And the second is connected at the output end of the recorder, the output respectively, and the N stage recorder, the control receiving end. And the output end where the sample takes to the first input end and The second was produced rather than Couplings at the first and second input ends for producing control signals showing the first output stage. If the sample is applied to the first admittance tip, it shows one logic in the more significant bit position, not including the used sample bitig. At the second receiving end Or the example used at the first end of admission is positive And the example used at the second admission tip is negative. And shows an alternate second step and a lash for connecting the control signal to the aforementioned switch path where the aforementioned switch path is connected to the recorder output. say Or a step recorder into its output end for controlling the signal, performing the first and second state condition 1
2. เครื่องตามที่กล่าวไว้ในข้อถือสิทธิ 11 ที่ซึ่งวิถีทางสำหรับการผลิตสัญญาณควบคุมดังกล่าวประกอบด้วย AND เกทลำดับแรก และลำดับที่สองมีเฉพาะการรับเข้าที่ไม่ผกผันต่อควบเข้าที่ปลายรับเข้าลำดับแรก และลำดับที่สองดังกล่าวตามลำดับ และมีเฉพาะการรับเข้าที่ผกผันต่อควบเข้าที่ปลายรับเข้าลำดับที่สอง และลำดับแรกดังกล่าวตามลำดับและมี ปลายส่งออกตามลำดับ JK ฟลิบฟลอบมีปลายรับเข้า J และ K ตามลำดับต่อควบเข้าที่ปลายส่งออกของ AND เกทลำดับแรก และลำดับที่สองดังกล่าวตามลำดับ และมีปลายส่งออก AND เกทลำดับที่สามมีปลายรับเข้าที่ผกผัน และไม่ผกผันต่อควบเข้าที่ปลายส่งออกของ AND เกทลำดับแรกดังกล่าว และ JK ฟลิบฟลอบตามลำดับ และมีปลายส่งออก และ OR เกทมีเฉพาะปลายรับเข้าต่อควบเข้าที่ปลายส่งออกของ AND เกทลำดับที่สาม และลำดับที่สองดังกล่าว และปลายส่งออกต่อควบเข้าที่แล็ชดังกล่าว2. The machine, as described in claim 11, where the path for the production of such control signals consists of the first and second AND gates, there are only non-inverse admissions connected to the first input end. And the second one, respectively And there is only an inverse admission towards a merge at the second admission end. And the first one, respectively, and has The output ends, respectively, JK flip-flops have input ends J and K, respectively, connected to the output ends of the first and second AND gate respectively. And has a third order AND gate output end, has an inverse input end And not inversely connected to the output end of the above AND gate and JK flip-flop, respectively And there is an output end and an OR gate with only an input end, connect to the output end of the third AND gate. And the second as mentioned And the output end of the merger into the said lash