TH37777A - การหารความถี่ชนิดหารหลายครั้ง - Google Patents
การหารความถี่ชนิดหารหลายครั้งInfo
- Publication number
- TH37777A TH37777A TH9801004714A TH9801004714A TH37777A TH 37777 A TH37777 A TH 37777A TH 9801004714 A TH9801004714 A TH 9801004714A TH 9801004714 A TH9801004714 A TH 9801004714A TH 37777 A TH37777 A TH 37777A
- Authority
- TH
- Thailand
- Prior art keywords
- state
- control signal
- frequency divider
- frequency
- divisor
- Prior art date
Links
- 238000000034 method Methods 0.000 claims 10
- 230000005284 excitation Effects 0.000 claims 2
- 230000007704 transition Effects 0.000 claims 2
Abstract
DC60 (18/03/42) ตัวหารความถี่ชนิดหารหลายครั้งจะรวมถึงสายโซ่ของหน่วยตัวหารความถี่ที่เชื่อมต่ออย่าง อนุกรม ซึ่งแต่ละหน่วยจะตอบสนองกับสถานะที่หนึ่งของสัญญาณควบคุมที่รับเข้ามาโดยการใช้ สัญญาณนาฬิกาอ้างอิงเพื่อกำเนิดสัญญาณเอาต์พุตที่มีความถี่ซึ่งเท่ากับความถี่สัญญาณนาฬิกาหาร ด้วยตัวหารที่หนึ่ง และแต่ละหน่วยจะตอบสนองกับสถานะที่สองของสัญญาณควบคุมโดยการใช้ สัญญาณนาฬิกาอ้างอิงนี้เพื่อกำเนิดสัญญาณเอาต์พุตที่มีความถี่ซึ่งเท่ากับความถี่สัญญาณนาฬิกาอ้าง อิงหารด้วยตัวหารที่สองสัญญาณเอาต์พุตนี้จะได้รับการจ่ายให้กับหน่วยตัวหารความถี่ที่ตามมาเป็น ลำดับในสายโซ่นี้ การหารโดยตัวหารที่หนึ่งและสองนี้จะเป็นเหตุให้ตัวหารความถี่นี้เปลี่ยนอย่าง ตามลำดับผ่านลำดับสถานะที่กำหนดไว้แล้วลำดับที่หนึ่งและสอง ตัวหารความถี่แต่ละตัวยังตอบ สนองต่อไปอีกกับสถานะที่สามของสัญญาณควบคุมโดยการกำหนดเริ่มแรกตัวหารความถี่นี้ให้เป็น สถานะเริ่มแรกซึ่งใช้ร่วมกันกับทั้งลำดับสถานะที่กำหนดไว้แล้วล่วงหน้าลำดับที่หนึ่งและสอง ด้วย สิ่งนี้ ตัวหารความถี่ในสถานะเริ่มแรกนี้จะตอบสนองอย่างทันทีกับการจ่ายเข้ามาที่ตามมาภายหลัง ของสถานะที่หนึ่งของสัญญาณควบคุมและจะตอบสนองอย่างทันทีกับการจ่ายเข้ามาที่ตามมาภาย หลังของสถานะที่สองของสัญญาณควบคุม การรับเข้ามาของสัญญาณควบคุมการเปิดทางสวอล โลว์ที่รับเข้ามาซึ่งมีค่าที่กำหนดไว้แล้วล่วงหน้าจะปิดทางการหารด้วยตัวหารที่สองนี้ ตัวหารความถี่ แต่ละตัวยังกำเนิดสัญญาณควบคุมเอาต์พุตต่อไปอีกซึ่งมีค่าที่กำหนดไว้แล้วล่วงหน้าเมื่อใดก็ตามที่ ตัวหารความถี่นี้อยู่ในสถานะเริ่มแรกนี้ ตัวหารความถี่ชนิดหารหลายครั้งจะรวมถึงสายโซ่ของหน่วยตัวหารความถี่ที่เชื่อมต่ออย่างอนุกรม ซึ่งแต่ละหน่วยจะตอบสนองกับสถานะที่หนึ่งของสัญญาณควบคุมที่รับเข้ามาโดยการใช้สัญญาณนาฬิกาอ้างอิงเพื่อกำเนิดสัญญาณเอาต์พุตที่มีความถี่ซึ่งเท่ากับความถี่สัญญาณนาฬิกาหารด้วยตัวหารที่หนึ่ง และแต่ละหน่วยจะตอบสนองกับสถานะที่สองของสัญญาณควบคุมโดยการใช้สัญญาณนาฬิกาอ้างอิงนี้เพื่อกำเนิดสัญญาณเอาต์พุตที่มี ความถี่ซึ่งเท่ากับความถี่สัญญาณนาฬิกาอ้างอิงหารด้วยตัวหารที่สองสัญญาณเอาต์พุตนี้จะได้รับการจ่ายให้กับหน่วยตัวหารความถี่ที่ตามมาเป็นลำดับในสายโซ่นี้ การหารโดยตัวหารที่หนึ่งและสองนี้จะเป็นเหตุให้ตัวหารความถี่นี้เปลี่ยนอย่างตามลำดับผ่านลำดับสถานะที่กำหนดไว้แล้วลำดับที่หนึ่งและสอง ตัวหารความถี่แต่ละตัวยังตอบสนองต่อไปอีกกับสถานะที่สามของสัญญาณควบคุมโดยการกำหนดเริ่มแรกตัวหารความถี่นี้ให้เป็นสถานะเริ่มแรกซึ่งใช้ร่วมกันกับทั้งลำดับสถานะที่กำหนดไว้แล้วล่วงหน้าลำดับที่หนึ่งและสอง ด้วยสิ่งนี้ ตัวหารความถี่ในสถานะเริ่มแรกนี้จะตอบสนองอย่างทันทีกับการจ่ายเข้ามาที่ตามมาภายหลังของสถานะที่หนึ่งของสัญญาณควบคุมและจะตอบสนองอย่างทันทีกับการจ่ายเข้ามาที่ตามมาภายหลังของสถานะที่สองของสัญญาณควบคุม การรับเข้ามาของสัญญาณควบคุมการเปิดทางสวอลโลว์ที่รับเข้ามาซึ่งมีค่าที่กำหนดไว้แล้วล่วงหน้าจะปิดทางการหารด้วยตัวหารที่สองนี้ตัวหารความถี่แต่ละตัวยังกำเนิดสัญญาณควบคุมเอาต์พุตต่อไปอีกซึ่งมีค่าที่กำหนดไว้แล้วล่วงหน้าเมื่อใดก็ตามที่ตัวหารความถี่นี้อยู่ในสถานะเริ่มแรกนี้
Claims (2)
1. วิธีการของข้อถือสิทธิข้อ 9 ซึ่งยังประกอบต่อไปอีกด้วยขั้นตอนของ : การรับสัญญาณควบคุมการเปิดทางสวอลโลว์ ; การห้ามขั้นตอนของการตอบสนองกับสถานะที่สองของสัญญาณควบคุมเมื่อใดก็ตามที่สัญญาณควบคุมการเปิดทางสวอลโลว์ไม่ได้รับ การปรับตั้งให้เป็นค่าที่กำหนดไว้แล้วล่วงหน้า ; และ การกำเนิดสัญญาณควบคุมเอาต์พุตที่มีค่าที่กำหนดไว้แล้วล่วงหน้า ตราบเท่าที่ ตัวหารความถี่อยู่ในสถานะเริ่มแรกนี้ 1
2. วิธีการของข้อถือสิทธิข้อ 9 ซึ่งในที่นี้ ตัวหารที่หนึ่งจะเท่ากับสอง และตัวหารที่สองจะเท่ากับสาม
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TH37777A true TH37777A (th) | 2000-03-20 |
| TH29875B TH29875B (th) | 2011-04-11 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5625806A (en) | Self configuring speed path in a microprocessor with multiple clock option | |
| US4785410A (en) | Maximum length shift register sequences generator | |
| US4539549A (en) | Method and apparatus for determining minimum/maximum of multiple data words | |
| US7734674B2 (en) | Fast fourier transform (FFT) architecture in a multi-mode wireless processing system | |
| US6023776A (en) | Central processing unit having a register which store values to vary wait cycles | |
| US6732130B2 (en) | Fast hadamard transform device | |
| WO2024193441A1 (zh) | 数据延时方法、装置、电路、电子设备及可读存储介质 | |
| TH37777A (th) | การหารความถี่ชนิดหารหลายครั้ง | |
| TH29875B (th) | การหารความถี่ชนิดหารหลายครั้ง | |
| US7802259B2 (en) | System and method for wireless broadband context switching | |
| JPS595736A (ja) | タイミング作成回路 | |
| US4785468A (en) | Intermittent receiver | |
| JPH0715800B2 (ja) | 記憶回路 | |
| US6282677B1 (en) | Interleaving apparatus | |
| US7167685B2 (en) | Frequency division | |
| JPS5658800A (en) | Driving device of step motor for auxiliary scanning use | |
| WO2000025426A1 (en) | A counter for performing multiple counts and method therefor | |
| GB2344980A (en) | Digital matched filter correlates received spread spectrum signals to save power. | |
| US7249274B1 (en) | System and method for scalable clock gearing mechanism | |
| US5185539A (en) | Programmable logic device address buffer/multiplexer/driver | |
| US6020771A (en) | Small-scale, simplified-design frequency multiplier incorporated into integrated circuit | |
| US8140110B2 (en) | Controlling input and output in a multi-mode wireless processing system | |
| KR100198938B1 (ko) | 최소값/최대값 선택장치 | |
| KR100424466B1 (ko) | 이동통신 단말기에서 피엔 코드 검색 장치 | |
| US6459298B1 (en) | Structure of controlled pipeline logic |