Claims (1)
1. ในวงจร PLL (เฟสล็อกลูป) ที่มี VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO VCO ดังกล่าวได้รับการคุมค่าด้วยสัญญาณอ้างอิง อินพุต และสัญญาณเอาต์พุต VCO ได้รับการเชื่อมโยงกับวงรอบป้อนกลับที่มีตัวแบ่งความถี่ สำหรับการแบ่งสัญญาณเอาต์พุต VCO โดยแฟกเตอร์การแบ่งที่ได้รับการเลือกสรร การ ปรับปรุงให้ดีขึ้นของอุปกรณ์สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการ ป้อนแก่ตัวแบ่งความถี่ ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็นตัวกำหนดแฟกเตอร์การ แบ่งที่ได้รับการเลือกสรรไว้ อุปกรณ์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับลำดับสัญญาณอินพุต ความถี่ที่มีลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้น โดยเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสำหรับทำให้ เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งโดยตอบสนองต่อค่าที่ได้รับการรวมที่ได้รับการก่อรูป จากนั้น สัญญาณควบคุมแฟกเตอร์การแบ่งได้รับการก่อรูปจากสัญญาณควบคุมแฟกเตอร์การ แบ่งที่มีลักษณะเฉพาะของสัญญาณที่สอง และ ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วยอุปกรณ์หน่วยความจำที่มีที่ตั้ง หน่วยความจำสำหรับการเก็บค่าจำนวนมากไว้ในที่นั้น ที่ตั้งหน่วยความจำได้รับการเข้าถึงใน ลักษณะสุ่มเทียมเป็นอย่างน้อย ค่าที่ได้รับการเก็บไว้ในที่ตั้งหน่วยความจำที่ได้รับการเข้าถึง ในลักษณะสุ่มเทียมก่อรูปเป็นส่วนต่าง ๆ ของสัญญาณดิเทอร์เป็นอย่างน้อย 2. วิธีการคุมค่าปฏิบัติการของ VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) ซึ่ง ทำให้เกิดสัญญาณเอาต์พุต VCO และก่อรูปเป็นส่วนหนึ่งของวงจร PLL (เฟสล็อกลูป) ที่ได้รับ. การเชื่อมโยงเพื่อรับสัญญาณอ้างอิงอินพุต วิธีการดังกล่าวประกอบด้วยขั้นตอนดังนี้ คือ การเชื่อมต่อตัวแบ่งความที่เป็นวงรอบป้อนกลับเข้ากับ VCO การป้อนสัญญาณดิเทอร์ที่อินพุตของควอนไทเซอร์ที่ซิกมาเดลตามอดูเลเตอร์ การทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่ง ที่ซิกมาเดลตามอดูเลเตอร์ ซิกมาเดล ตามอดูเลเตอร์ดังกล่าวสามารถทำงานได้เพื่ออย่างน้อยจัดสัณฐานส่วนประกอบสัญญาณรบกวน ของค่าที่ได้รับการรวมที่ได้รับการก่อรูปของลำดับอินพุตความถี่ด้วยลำดับดิเทอร์เป็นลักษณะ เฉพาะที่ต้องการ การป้อนสัญญาณควบคุมแฟกเตอร์การแบ่งแก่ตัวแบ่งความถี่ที่ได้รับการเชื่อมโยง ระหว่างขั้นตอนดังกล่าวของการเชื่อมโยง ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็น ตัวกำหนดแฟกเตอร์การแบ่งซึ่งตัวแบ่งความถี่แบ่งสัญญาณป้อนกลับที่ได้รับการจัดเตรียมแก่ตัว แบ่งความถี่ การแบ่งสัญญาณป้อนกลับโดยแฟกเตอร์การแบ่งเพื่อก่อรูปสัญญาณที่ได้รับการแบ่ง ความถี่ การกำหนดความต่างเฟสระหว่างสัญญาณที่ได้รับการแบ่งความถี่และสัญญาณอ้างอิง อินพุต และ การปรับค่าการออสซิลเลตของ VCO โดยตอบสนองต่อความต่างเฟสที่ได้รับการ กำหนดระหว่างขั้นตอนดังกล่าวของการกำหนด 3. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งเครื่องกำเนิดลำดับสัญญาณดิเทอร์ดังกล่าวยัง ประกอบด้วยเครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมอย่างน้อยหนึ่งเครื่อง เครื่องกำเนิด สัญญาณรบกวนสุ่มเทียมได้รับการใช้เพื่อกำหนดที่อยู่ของที่ตั้งหน่วยความจำของอุปกรณ์ หน่วยความจำดังกล่าว 4. อุปกรณ์ของข้อถือสิทธิข้อ 3 ซึ่งเครื่องกำเนิดสัญญาณรบกวนอย่างน้อยหนึ่ง เครื่องดังกล่าวประกอบด้วยเครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมเครื่องแรกสำหรับทำให้เกิด บิตสุ่มเทียมแรก เครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมเครื่องที่สองสำหรับทำให้เกิดบิตสุ่ม. เทียมบิตที่สอง และเครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมเครื่องที่สามสำหรับทำให้เกิดบิตสุ่ม เทียมที่สาม และซึ่งการจัดหมู่รวมสามบิต ซึ่งแต่ละบิตได้รับการก่อรูปจากบิตสุ่มเทียมบิตแรก บิตสุ่มเทียมที่สองและบิตสุ่มเทียมที่สาม จากค่าสัญญาณรบกวนสุ่มเทียมที่ได้รับการใช้เพื่อ กำหนดที่อยู่ของที่ตั้งหน่วยความจำของอุปกรณ์หน่วยความจำดังกล่าว 5. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว ประกอบด้วยซิกมาเดลตามอดูเลเตอร์ 6. อุปกรณ์ของข้อถือสิทธิข้อ 5 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าว ประกอบด้วยควอนไทเซอร์และซึ่งสัญญาณอินพุตความถี่และสัญญาณดิเทอร์ได้รับการรวมเข้า ด้วยกันก่อนหน้าการป้อนแก่ควอนไทเซอร์ดังกล่าว 7. อุปกรณ์ของข้อถือสิทธิข้อ 5 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วย ซิกมาเดลตามอดูเลเตอร์หลายอันดับ 8. อุปกรณ์ของข้อถือสิทธิข้อ 7 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วย ซิกมาเดลตามอดูเลเตอร์ป้อนขึ้นหน้าอันดับที่สาม ซิกมาเดลตามอดูเลเตอร์อันดับที่สองและ ซิกมาเดลตามอดูเลเตอร์อันดับที่สองเครื่องที่สองที่ได้รับการเชื่อมต่อเข้าด้วยกันในการเชื่อมต่อ แบบคาสเคด 9. ในวงจร PLL (เฟสล็อกลูป) ที่มี VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO VCO ดังกล่าวได้รับการคุมค่าด้วยสัญญาณอ้างอิง อินพุต และสัญญาณเอาต์พุต VCO ได้รับการเชื่อมโยงกับวงรอบป้อนกลับที่มีตัวแบ่งความถี่ สำหรับการแบ่งสัญญาณเอาต์พุต VCO โดยแฟกเดอร์การแบ่งที่ได้รับการเลือกสรร การ ปรับปรุงให้ดีขึ้นของอุปกรณ์สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการ ป้อนแก่ตัวแบ่งความถี่ ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็นตัวกำหนดแฟกเตอร์การ แบ่งที่ได้รับการเลือกสรรไว้ อุปกรณ์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับลำดับสัญญาณอินพุตความถี่ที่มี ลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นโดยเครื่อง กำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสำหรับทำให้เกิด สัญญาณควบคุมแฟกเตอร์การแบ่งโดยตอบสนองต่อค่าที่ได้รับการรวมที่ได้รับการก่อรูปจากนั้น สัญญาณควบคุมแฟกเตอร์การแบ่งได้รับการก่อรูปจากสัญญาณควบคุมแฟกเตอร์การแบ่งที่มี ลักษณะเฉพาะของสัญญาณที่สอง และ ซึ่ง ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวประกอบด้วยซิกมาเดลตามอดูเลเตอร์ ซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วยซิกมาเดลตามอดูเลเตอร์หลายอันดับ ซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วยซิกมาเดลตามอดูเลเตอร์ป้อนขึ้นหน้า อันดับที่สาม ซิกมาเดลตามอดูเลเตอร์อันดับที่สองและซิกมาเดลตามอดูเลเตอร์อันดับที่สอง เครื่องที่สองที่ได้รับการเชื่อมต่อเข้าด้วยกันในการเชื่อมต่อแบบคาสเคด ซิกมาเดลตามอดูเลเตอร์อันดับที่สองเครื่องแรกประกอบด้วยควอนไทเซอร์แรกและซิก มาเดลตามอดูเลเตอร์อันดับที่สองเครื่องที่สองประกอบด้วยควอนไทเซอร์ที่สอง และซึ่ง สัญญาณดิเทอร์ได้รับการรวมเข้าด้วยกันกับสัญญาณอินพุตค่าความถี่ที่ซิกมาเดลตามอดูเล เตอร์เครื่องแรกและเครื่องที่สองแต่ละเครื่อง ตามลำดับ ก่อนหน้าการป้อนแก่ควอนไทเซอร์แรก และควอนไทเซอร์ที่สอง ตามลำดับ 1 0. อุปกรณ์ของข้อถือสิทธิข้อ 1 ที่ยังประกอบด้วยเครื่องกำเนิดสัญญาณนาฬิกาที่ ได้รับการเชื่อมโยงกับตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวและเข้ากับเครื่องกำเนิดสัญญาณดิ เทอร์ดังกล่าว เครื่องกำเนิดสัญญาณนาฬิกาดังกล่าวสำหรับการทำให้เกิดสัญญาณนาฬิกา ตัว จัดสัณฐานสัญญาณรบกวนดังกล่าวและเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวสามารถทำงานได้ โดยตอบสนองต่อการตรวจวัดพัลส์นาฬิกาแยกอิสระของสัญญาณนาฬิกาที่นั้น 1 1. อุปกรณ์ของข้อถือสิทธิข้อ 1 ที่ยังประกอบด้วยเครื่องกำเนิดสัญญาณนาฬิกาที่ ได้รับการเชื่อมโยงกับตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว เครื่องกำเนิดสัญญาณนาฬิกา ดังกล่าวสำหรับทำให้เกิดสัญญาณนาฬิกา ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสามารถ ทำงานได้เพื่อกระทำการจัดสัณฐานสัญญาณรบกวนโดยตอบสนองต่อการตรวจวัดพัลส์นาฬิกา ที่ได้รับการเลือกสรรของสัญญาณนาฬิกาดังกล่าวที่นั้น 1 2. อุปกรณ์ของข้อถือสิทธิข้อ 1 ที่ยังประกอบด้วยเครื่องกำเนิดสัญญาณนาฬิกาที่ ได้รับการเชื่อมโยงกับเครื่องกำเนิดสัญญาณดิเทอร์ เครื่องกำเนิดสัญญาณนาฬิกาดังกล่าว สำหรับทำให้เกิดสัญญาณนาฬิกา เครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวสามารถทำงานได้ เพื่อทำให้เกิดสัญญาณดิเทอร์โดยตอบสนองต่อการตรวจวัดพัลส์นาฬิกาที่ได้รับการเลือกสรร ของสัญญาณนาฬิกาดังกล่าวที่นั้น 1 3. อุปกรณ์ของข้อถือสิทธิข้อ 12 ซึ่งสัญญาณอ้างอิงอินพุตซึ่ง VCO ได้รับการล็อก ได้รับการทำให้เกิดขึ้นที่ความถี่ลักษณะเฉพาะอย่างแรกและซึ่งสัญญาณนาฬิกาที่ได้รับการทำ ให้เกิดขึ้นโดยเครื่องกำเนิดสัญญาณนาฬิกาดังกล่าวสอดคล้องกับความถี่ลักษณะเฉพาะอย่าง แรกอย่างเป็นสำคัญ 1 4. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งสัญญาณอินพุตความถี่ซึ่งตัวจัดสัณฐานสัญญาณ รบกวนดังกล่าวได้รับการเชื่อมต่อเพื่อรับ ประกอบด้วยสัญญาณที่กำหนดเป็นความถี่พาห์ที่ ได้รับการเลือกสรร 1 5. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งสัญญาณอินพุตความถี่ซึ่งตัวจัดสัณฐานสัญญาณ รบกวนดังกล่าวได้รับการเชื่อมต่อเพื่อรับ ประกอบด้วยสัญญาณที่กำหนดเป็นสัญญาณ สารสนเทศ 1 6. อุปกรณ์วิทยุโทรศัพท์ที่มีวงจรเครื่องกำเนิดสัญญาณการเลือกแฟกเตอร์การแบ่ง สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่ง ค่าของสัญญาณควบคุมแฟกเตอร์การ แบ่ง เมื่อได้รับการป้อนแก่ตัวแบ่งความถี่เป็นตัวกำหนดแฟกเตอร์การแบ่งของตัวแบ่งความถี่ วงจรเครื่องกำเนิดสัญญาณการเลือกแฟกเตอร์การแบ่งดังกล่าวของอุปกรณ์วิทยุโทรศัพท์ ประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับสัญญาณอินพุตความถี่ที่มี ลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นโดยเครื่อง กำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสำหรับทำให้เกิด สัญญาณควบคุมแฟกเตอร์การแบ่งโดยตอบสนองต่อค่าที่ได้รับการรวมที่ได้รับการก่อรูป จากนั้น สัญญาณควบคุมแฟกเตอร์การแบ่งได้รับการก่อรูปจากสัญญาณควบคุมแฟกเตอร์การ แบ่งที่มีลักษณะเฉพาะของสัญญาณที่สอง และ ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วยอุปกรณ์หน่วยความจำที่มีที่ตั้ง หน่วยความจำสำหรับการเก็บค่าจำนวนมากไว้ในที่นั้น ที่ตั้งหน่วยความจำได้รับการเข้าถึงใน ลักษณะสุ่มเทียมเป็นอย่างน้อย ค่าที่ได้รับการเก็บไว้ในที่ตั้งหน่วยความจำที่ได้รับการเข้าถึง ในลักษณะสุ่มเทียมก่อรูปเป็นส่วนต่างๆ ของสัญญาณดิเทอร์เป็นอย่างน้อย 1 7. วิธีการสำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการป้อนแก่ตัว แบ่งความถี่ของวงจร PLL (เฟสล็อกลูป) วิธีการดังกล่าวประกอบด้วยขั้นตอนดังนี้ การ ทำให้เกิดสัญญาณดิเทอร์ที่ได้รับการก่อรูปจากค่าสุ่มเทียมเป็นอย่างน้อย ขั้นตอนดัง กล่าวของการทำให้เกิดสัญญาณดิเทอร์ประกอบด้วยขั้นตอนการเข้าถึงอุปกรณ์หน่วยความจำ อย่างน้อยที่สุดในแบบสุ่มเทียมซึ่งมีที่ตั้งหน่วยความจำสำหรับเก็บบันทึกค่าจำนวนหนึ่งไว้ในที่ นั้น และก่อรูปเป็นอย่างน้อยที่สุดส่วนต่างๆ ของสัญญาณดิเทอร์โดยอย่างน้อยที่สุดแล้วจะยึดถือ ค่าจำนวนหนึ่งที่ได้รับการเข้าถึงจากที่ตั้งหน่วยความจำเป็นบางส่วน การรวมสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นระหว่างขั้นตอนดังกล่าวของการทำให้ เกิดสัญญาณอินพุตความถี่เพื่อก่อรูปค่ารวม สัญญาณอินพุตความถี่มีลักษณะเฉพาะแรก และ การควอนไทซ์ค่ารวมที่ได้รับการก่อรูประหว่างขั้นตอนดังกล่าวของการรวมเพื่อก่อรูป ค่าที่ได้รับการควอนไทซ์ ค่าที่ได้รับการควอนไทซ์มีลักษณะเฉพาะที่สอง และค่าที่ได้รับ การควอนไทซ์ก่อรูปเป็นสัญญาณควบคุมแฟกเตอร์การแบ่ง 1 8. วิธีการของข้อถือสิทธิข้อ 17 ซึ่งขั้นตอนดังกล่าวของการรวมและการควอนไทซ์ ร่วมกันจัดสัณฐานส่วนประกอบสัญญาณรบกวนเป็นอย่างน้อยของอินพุตค่าความถี่ 1 9. วิธีการคุมค่าการทำงานของ VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO และก่อรูปเป็นส่วนหนึ่งของวงจร PLL (เฟสล็อก ลูป) วงจรเฟสล็อกลูปได้รับการเชื่อมต่อเพื่อรับสัญญาณอ้างอิงอินพุต วิธีการดังกล่าว ประกอบด้วยขั้นตอนดังนี้; การเชื่อมต่อตัวแบ่งความถี่ในวงรอบป้อนกลับเข้ากับ VCO การทำให้เกิดสัญญานควบคุมแฟกเตอร์การแบ่ง ที่ซิกมาเดลตามอดูเลเตอร์ ซิกมาเดล ตามอดูเลเตอร์ดังกล่าวสามารถทำงานได้เพื่ออย่างน้อยจัดสัณฐานส่วนประกอบสัญญาณรบกวน ของค่าที่ได้รับการรวมที่ได้รับการก่อรูปของลำดับอินพุตความถี่ด้วยลำดับดิเทอร์เป็นลักษณะ เฉพาะที่ต้องการ การป้อนสัญญาณควบคุมแฟกเตอร์การแบ่งแก่ตัวแบ่งความถี่ที่ได้รับการเชื่อมโยง ระหว่างขั้นตอนดังกล่าวของการเชื่อมโยง ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็น ตัวกำหนดแฟกเตอร์การแบ่งซึ่งตัวแบ่งความถี่แบ่งสัญญาณป้อนกลับที่ได้รับการจัดเตรียมแก่ตัว แบ่งความถี่ การแบ่งสัญญาณป้อนกลับโดยแฟกเตอร์การแบ่งเพื่อก่อรูปสัญญาณที่ได้รับการแบ่ง ความถี่ การกำหนดความต่างเฟสระหว่างสัญญาณที่ได้รับการแบ่งความถี่และสัญญาณอ้างอิง อินพุต และ การปรับค่าการออสซิลเลตของ VCO โดยตอบสนองต่อความต่างเฟสที่ได้รับการ กำหนดระหว่างขั้นตอนดังกล่าวของการกำหนด 2 0. ในวงจร PLL (เฟสล็อกลูป) ที่มี VCO (ออสซิลเลเตอร์ควบคุมด้วย แรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO VCO ดังกล่าวได้รับการคุมค่าด้วย สัญญาณอ้างอิงอินพุต และสัญญาณเอาต์พุต VCO ได้รับการเชื่อมโยงกับวงรอบป้อนกลับที่มี ตัวแบ่งความถี่สำหรับการแบ่งสัญญาณเอาต์พุต VCO โดยแฟกเตอร์การแบ่งที่ได้รับการ เลือกสรร การปรับปรุงให้ดีขึ้นของอุปกรณ์สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่ง สำหรับการป้อนแก่ตัวแบ่งความถี่ ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็นตัวกำหนด แฟกเตอร์การแบ่งที่ได้รับการเลือกสรรไว้ อุปกรณ์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย และ ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับลำดับสัญญาณอินพุต ความถี่ที่มีลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้น โดยเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวรวมถึง วงจรกรองอย่างน้อยที่สุดหนึ่งส่วนสำหรับการกรองลำดับของสัญญาณอินพุตความถี่และ ทำให้เกิดสัญญาณที่กรองแล้วซึ่งได้รับการก่อรูปจากสัญญาณกรองแล้วที่มีลักษณะเฉพาะ สัญญาณที่สอง วงจรบวกอย่างน้อยที่สุดหนึ่งส่วนสำหรับการบวกสัญญาณดิเทอร์และสัญญาณกรองแล้ว เพื่อทำให้เกิดค่าบวก และ ควอนไทเซอร์อย่างน้อยที่สุดหนึ่งส่วนสำหรับการควอนไทซ์ค่าบวกแล้ว ซึ่งทำให้ตัวจัดสัญฐานสัญญาณรบกวนตอบสนองต่อค่าบวกแล้ว สัญญาณควบคุมแฟค เตอร์การแบ่ง สัญญาณควบคุมแฟคเตอร์การแบ่งที่ได้รับการก่อรูปจากสัญญาณควบคุมแฟค เตอร์การแบ่งที่มีลักษณะเฉพาะของสัญญาณที่สาม 2 1. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งตัวกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วย อุปกรณ์หน่วยความจำที่มีที่ตั้งหน่วยความจำจำนวนหนึ่งสำหรับเก็บบันทึกค่าจำนวนหนึ่งไว้ใน ที่นั้น ที่ตั้งหน่วยความจำได้รับการเข้าถึงอย่างน้อยที่สุดในแบบสุ่มเทียม ค่าจำนวนหนึ่งที่ได้รับ การเก็บบันทึกไว้ในที่ตั้งหน่วยความจำได้รับการเข้าถึงในแบบสุ่มเทียมก่อรูปเป็นส่วนต่างๆ ของสัญญาณดิเทอร์เป็นอย่างน้อยที่สุด 2 2. อุปกรณ์ของข้อถือสิทธิข้อ 21 ซึ่งตัวกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณรบกวนอย่างน้อยที่สุดสามส่วน เครื่องกำเนิดสัญญาณรบกวนอย่างน้อย ที่สุดสามส่วนดังกล่าวมีไว้เพื่อทำให้เกิดค่าสัญญาณรบกวนสุ่มเทียม ค่าสัญญาณรบกวนสุ่ม เทียมได้รับการใช้เพื่อกำหนดที่อยู่ที่ตั้งหน่วยความจำของอุปกรณ์หน่วยความจำ 2 3. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าว ประกอบด้วยเครื่องกำเนิดลำดับสัญญาณรบกวนเทียมความยาวมากที่สุดอย่างน้อยที่สุดหนึ่ง ส่วน 2 4. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว ประกอบด้วยซิกมาเดลตามอดูเลเตอร์ 2 5. อุปกรณ์ของข้อถือสิทธิข้อ 24 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วย ซิกมาเดลตามอดูเลเตอร์หลายอันดับ 2 6. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งนาฬิกาจับเวลาทั้งเครื่องกำเนิดสัญญาณดิเทอร์ ดังกล่าวและตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว 2 7. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวได้รับการ จับเวลาโดยนาฬิกาซึ่งมีความถี่ที่เท่ากับความถี่อ้างอิงของสัญญาณอ้างอิงอินพุต 2 8. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งสัญญาณอินพุตความถี่ ซึ่งตัวจัดสัณฐาน สัญญาณรบกวนดังกล่าวได้รับการเชื่อมโยงให้รับ ประกอบด้วยสัญญาณที่กำหนดเป็นความถี่ พาห์ที่เลือกไว้อย่างน้อยที่สุดหนึ่งความถี่และสัญญาณสารสนเทศ 2 9. อุปกรณ์วิทยุโทรศัพท์ที่มีวงจรตัวกำเนิดสัญญาณการเลือกแฟคเตอร์การแบ่ง สำหรับทำให้เกิดสัญญาณควบคุมแฟคเตอร์การแบ่ง ค่าของสัญญาณควบคุมแฟคเตอร์การแบ่ง เมื่อได้รับการป้อนให้กับตัวแบ่งความถี่แล้ว จะเป็นตัวกำหนดแฟคเตอร์การแบ่งของตัวแบ่ง ความถี่ วงจรตัวกำเนิดสัญญาณการเลือกแฟคเตอร์การแบ่งของอุปกรณ์วิทยุโทรศัพท์ดังกล่าว ประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย และ ตัวจัดสัณฐานสัญญาณรบกวน ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวรวมถึงวงจรกรอง ที่ได้รับการเชื่อมโยงเพื่อรับสัญญาณอินพุตความถี่ที่มีลักษณะเฉพาะสัญญาณที่หนึ่งและทำให้ เกิดสัญญาณกรองแล้วที่มีลักษณะเฉพาะสัญญาณที่สอง ควอนไทเซอร์ที่ได้รับการเชื่อมโยงเพื่อ รับค่าที่หาค่าได้จากทั้งสัญญาณดิเทอร์และสัญญาณกรองแล้ว ตัวจัดสัณฐานสัญญาณรบกวน รับค่าที่หาค่าได้จากทั้งสัญญาณดิเทอร์และสัญญาณกรองแล้ว ตัวจัดสัณฐานสัญญาณรบกวน ดังกล่าว ซึ่งตอบสนองต่อค่าที่ได้รับ สัญญาณควบคุมแฟคเตอร์การแบ่ง สัญญาณควบคุมแฟค เตอร์การแบ่งที่ได้รับการก่อรูปจากสัญญาณควบคุมแฟคเตอร์การแบ่งที่มีลักษณะเฉพาะของ สัญญาณที่สาม 3 0. วิธีการสำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการป้อนแก่ ตัวแบ่งความถี่ของวงจร PLL (เฟสล็อกลูป) วิธีการดังกล่าวประกอบด้วยขั้นตอนดังนี้ การทำให้เกิดสัญญาณดิเทอร์ที่ได้รับการก่อรูปจากค่าสุ่มเทียมเป็นอย่างน้อย การรับสัญญาณอินพุตความถี่ สัญญาณอินพุตความถี่มีลักษณะเฉพาะที่หนึ่ง การกรองสัญญาณอินพุตความถี่เพื่อทำให้เกิดสัญญาณกรองแล้วที่มีลักษณะเฉพาะที่ สอง การรวมสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นระหว่างขั้นตอนดังกล่าวของการทำให้ เกิดสัญญาณอินพุตความถี่เพื่อก่อรูปค่ารวม และ การควอนไทซ์ค่ารวมที่ได้รับการก่อรูประหว่างขั้นตอนดังกล่าวของการรวมเพื่อก่อรูป ค่าที่ได้รับการควอนไทซ์ ค่าที่ได้รับการควอนไทซ์มีลักษณะเฉพาะที่สามและก่อรูปเป็น สัญญาณควบคุมแฟคเตอร์การแบ่งเพื่อการป้อนให้กับตัวแบ่งความถี่ 31. In a PLL (phase locked loop) circuit with a VCO (voltage controlled oscillator) for generating a VCO output signal, the VCO can be regulated with an input reference signal and a VCO output signal. Get associated with a feedback loop with a frequency divider. For dividing the VCO output signal by a selected divide factor, enhancement of the device for generating the divide factor control signal for the Feed to the frequency divider The value of the control signal. The division factor determines the separation factor. The divide that has been chosen The device consists of The differential signal generator produces a digital signal with at least a pseudo-random value. A noise modifier has been linked to obtain the input signal sequence. The characteristic frequency of the first signal and to receive the resulting digital signal. By the aforementioned signal generator Such noise modulator for making The shunt factor control signal is generated in response to the formed summing factor control signal. The shunt factor control signal is then formed from the shunt factor control signal. Dividers that have the characteristics of a second signal and which the aforementioned digital signal generator consists of a memory device that is located A memory for storing many values in there. The memory location has been accessed in At least pseudo-random traits The value that is stored in the memory location that is accessed. In an artificial random manner, it forms at least parts of the digital signal. 2. Method of operating VCO (Voltage Controlled Oscillator) that produces the VCO output signal and forms It is part of the PLL (phase locked loop) circuit that receives the link to receive the input reference signal. The method consists of the following steps: to connect the feedback loop divider to the input VCO, the deter input at the input of the quantizer at the Sigma delta modulator. Induction of the division factor control signal At Sigma delta modulators, Sigma del Tam modulators can work to at least morph the noise components. Of the formed aggregate value of the frequency input sequence with the digit sequence is characteristic Only as needed Input of a division factor control signal to an associated frequency divider. During the aforementioned process of linking The value of the subdivision factor control signal is The division factor determinant in which the frequency divider divides the feedback signal provided to the frequency divider, dividing the feedback signal by the divider factor to form the frequency divided signal, the phase difference between the received signals. Obtain frequency division and input reference signal and VCO oscillation modulation in response to the obtained phase difference. Determined during the aforementioned stage of determination 3. Device of Clause 1 in which the aforementioned generator sequence Contains at least one artificial random noise generator. Generator Pseudo-random noise has been used to address the device's memory location. 4. Device of claim 3, in which at least one interference generator It contains the first artificial random noise generator for the cause. First pseudo random bit A second pseudo-random noise generator for generating random bits. Second bit artificial And a third pseudo-random noise generator for producing the third pseudo-random bit, and where the combination of three bits is Each bit is formed from the first artificial random bit. The second pseudo random bit and the third pseudo random bit. From pseudo-random noise that has been used to Determine the address of the memory location of the said memory device 5. Device of Clause 1 that the interference modifier Contains Sigma del Tamadulet 6. Equipment of Clause 5 of which Sigma delta modulator said. It consists of a quantiser and through which the input signal, frequency and the digit are combined. 7. The equipment of Clause 5, which Sigma delta said modulator contains: Multiple Sigma delta Modulator 8. Equipment of Clause 7, which Sigma delta modulator contains: Sigma delta modulator entered the third page. Second Sigma delta modulator and The second second order Sigma delta to be connected together in a cascade connection 9. In a PLL (phase locked loop) circuit with a VCO (oscillator) The VCO VCO is regulated with an input reference signal and an output signal. The VCO is associated with a feedback loop with a frequency divider. For dividing the VCO output signal by a selected divide factor, enhancement of the device to produce the divide factor control signal for the Feed to the frequency divider The value of the control signal. The division factor determines the separation factor. The divide that has been chosen The device consists of The differential signal generator produces a digital signal with at least a pseudo-random value. A noise modifier has been linked to obtain the available frequency input signal sequence. The characteristics of the first signal and to receive the digital signal that is generated by the machine The signal generator is said. Such interference morphology for causing The division factor control signal in response to the sum that has been formed from it. The shunt factor control signal is formed from the shunt factor control signal with The peculiarities of the second signal and whose noise modulator consist of sigma delta modulators. The sigma delta modulator consists of several rank sigma delta modulator. The Sigma delta modulator consists of the Sigma delta modulator entered in front of third, Sigma delta modulator second and Sigma delta modulator second and Sigma delta modulator. Second The second device is connected together in a cascade connection. The first second sigma delta modulator contains the first and the sig quantifiers. The second order of the second-order modulator consists of the second quantizer, and the differential signal is combined with the frequency value input signal at Sigma del Tamadule. The first and second machines each in the previous order, feeding to the first quantizer. And the second quantizer, respectively 1 0. Device of Clause 1 that also contains a clock generator that Has been linked to the aforementioned noise modulator and to the Such a terminal Such a clock generator for generating a clock signal, such a noise modulator and such a modulator can operate. It responds to the independent measurement of the clock pulses of that clock signal. 1 1. Device of claim 1 that also contains a clock generator that Has been associated with the aforementioned jammers Clock generator Such as for generating clock signals Such interference morphologies can Works to perform noise morphology in response to measurements of clock pulses. That has been selected of the aforementioned clock signal. 1. 2. The device of Clause 1 that also contains a clock generator that Has been associated with a signal generator. Such a clock generator For causing the clock signal Such a signal generator can work. To produce a digital signal in response to a selected measurement of the clock pulse. 1 3. Device of Clause 12 in which the input reference signal VCO is locked. Is generated at the first characteristic frequency and which the clock signal is To occur by such a clock generator corresponding to the characteristic frequency First and foremost 1 4. The device of claim 1, in which the signal input, the frequency, which the signal modifier Such interference has been connected to the receiver. Consists of a signal that is defined as the 1 5. The device of claim No. 1 in which the signal input, the frequency, which the signal amorphous Such interference has been connected to the receiver. It consists of signals defined as information signals. 1 6. Telephone radio equipment with a signal generator circuit, selection factor, division. For inducing a division factor control signal The value of the dividing factor control signal when it is fed to the frequency divider determines the division factor of the frequency divider. Signal Generator Circuit Selecting Factor This division of a telephone radio device consists of a digital signal generator producing at least an artificial random signal. An interfering modifier is linked to obtain the available frequency input signal. The characteristics of the first signal and to receive the digital signal that is generated by the machine The signal generator is said. Such interference morphology for causing The shunt factor control signal responds to the aggregated factor that has been formed, and then the shunt factor control signal is formed from the shunt factor control signal. Dividers that have the characteristics of a second signal and which the aforementioned digital signal generator consists of a memory device that is located A memory for storing many values in there. The memory location has been accessed in At least pseudo-random traits The value that is stored in the memory location that is accessed. In a pseudo-random manner, forming parts Of a dieter signal to be at least 1 7. Methods for producing a divider-factor control signal for feeding Dividing the frequency of a PLL (phase-locked loop) circuit, the method consists of the following steps: generating a deuter signal formed by at least a pseudo-random value. Terminal consists of procedures for accessing memory devices. At least in pseudo-random, there is a memory location for storing a certain number of values there and forming at least parts. Of the signal, by at the very least, will be taken A number of values that are accessed from some memory location. Deter aggregation that has been made during the aforementioned process of making A frequency input signal is formed to form an aggregate. The frequency input signal has the first characteristic and the sum quantization that is formed during such stages of the aggregation to form. Quantized value The quantized value has two characteristics. And the value received Quantization is formed as a control signal, division factor 1 8. Method of Clause 17, in which the process of integration and quantization Together, morphing the noise components at least of the frequency input 1 9. A method of controlling the operation of the VCO (voltage controlled oscillator) for producing the VCO output signal and forming a part. Of the PLL (phase locked loop) circuit, the phase locked loop circuit is connected to receive the input reference signal. Such method It consists of the following steps; Connecting the frequency divider in the feedback loop to the VCO, causing the division factor control signal. At Sigma delta modulators, Sigma del Tam modulators can work to at least morph the noise components. Of the formed aggregate value of the frequency input sequence with the digit sequence is characteristic Only as needed Input of a division factor control signal to an associated frequency divider. During the aforementioned process of linking The value of the subdivision factor control signal is The division factor determinant in which the frequency divider divides the feedback signal provided to the frequency divider, dividing the feedback signal by the divider factor to form the frequency divided signal, the phase difference between the received signals. Obtain frequency division and input reference signal and VCO oscillation modulation in response to the obtained phase difference. Given during the aforementioned phases of designation 2 0. In a PLL (phase locked loop) circuit with a VCO (voltage controlled oscillator) for producing such a VCO VCO output signal is regulated. Value too Input reference signal And the VCO output signal has been linked with a feedback loop with Frequency divider for dividing the VCO output signal by a selected divider factor, enhancement of the device for producing the divider factor control signal. For feeding the frequency divider The value of the dividing factor control signal is determined. Selected division factor The device consists of The differential signal generator produces at least a pseudo-random digital signal and an associated noise modulator to obtain the input signal sequence. The characteristic frequency of the first signal and to receive the resulting digital signal. By the aforementioned signal generator Such disturbance modifiers include At least one filter circuit for filtering the sequence of the input signal, frequency and This produces a filtered signal that has been formed from a filtered signal characteristic of at least one second positive circuit for the addition of the digital signal and the filtered signal. To produce at least one of the positive values and the quantisers for the positive quantization. Which causes the noise generator to respond to positive values Control signal Dividing factor Control signal The divide factor has been formed from the control factor signal. The characteristic divide factor of the third signal. 2. 1. Device of Clause 20 which the aforementioned digital signal generator consists of. A memory device that has a number of memory locations to store a number of values in it.The memory location is accessed, at least, artificially random. A certain number of values obtained Storing in the memory location is artificially randomized, forming parts. 2. The device of Clause 21, the generator of the said dieter consists of At least three noise generators Noise generator at least Most of the three are intended to produce pseudo-random noise values. Random noise value The implant is used to determine the memory location of the 2 memory devices 3. Device of Clause 20 in which the aforementioned digital signal generator. It consists of a maximum length of at least one artificial interference sequence generator, part 2. 4. Device of claim 20, which the interference modulator has. Contains Sigma-delta-modulator 2. 5. Equipment of Clause 24 of the said Sigma delta modulator consists of: Number 2 Sigma delta modulator 6. Device of Clause 20, which stopwatches and generators, digital indicators. 2 7. Equipment of Clause 20 in which the aforementioned Digital Signal Generator is The timer is given by a clock whose frequency is equal to the reference frequency of the input reference signal 2. 8. Device of claim 20, in which the signal input frequency Which organizers Such interference has been linked to exposure. Consists of a signal that is defined as a frequency At least one selected frequency and information signal 2 9. Radio equipment, telephone with signal generator circuit, selection of division factor. For producing a shunt factor control signal The value of the control signal, the division factor. When it has been fed to the frequency divider This determines the division factor of the frequency divider, signal generator circuit. The division factor selection of such telephone radio equipment consists of a digital signal generator producing an artificial random digital signal. Is the least and the noise morphology The noise modulator includes a filter circuit. That has been linked to receive a characteristic frequency input signal, the signal one, and thus A filtered signal that is characterized by a second signal has occurred. The quantizer has been linked to Received the values obtained from both the digital signal and the filter signal. Disturbance morphology Received the values obtained from both the digital signal and the filter signal. Such a disturbance modulator responds to the obtained values. Breaking factor control signal Factor control signal The dividing factor is formed from the control signal characteristic divide factor of the third signal 3 0. Method for producing the dividing factor control signal for feeding to. The frequency divider of the PLL circuit (phase locked loop) .This method consists of the following steps: Generating a deuter signal formed from at least a pseudo random value. Reception of the input signal, frequency The frequency input signal has one characteristic. Filtering of the frequency input signal to produce a second characteristic filtered signal, the inclusion of a dielectric signal that has been made during such phase of the purification. The frequency input signal is formed to form the sum and the sum quantization that has been formed during the said process of the aggregation to form. Quantized value The quantized value has a third characteristic and forms Divider factor control signal for feeding to frequency divider 3
1. วิธีการของข้อถือสิทธิข้อ 30 ซึ่งขั้นตอนดังกล่าวของการรวมและการควอนไทซ์ ร่วมกันจัดสัณฐานส่วนประกอบสัญญาณรบกวนของสัญญาณอินพุตความถี่เป็นอย่างน้อยที่สุด1. Method of Clause 30, whereby the process of inclusion and quantization Together, the interference components of the frequency input signal are mutually classified to the least.