KR102447315B1 - Digital frequency stabilizer - Google Patents

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Abstract

디지털 주파수 고정 장치가 개시된다. 본 발명은 전압 제어 오실레이터를 통해서 발생되는 출력 신호의 주파수와 목표 주파수를 서로 비교하여 주파수 차이에 따른 소정의 주파수 코드를 출력한 후 주파수 코드에 따른 적절한 전압 값을 기록한 테이블을 참조하여, 출력되는 주파수 코드에 따른 제어 전압의 크기를 결정한 후 이를 기초로 상기 전압 제어 오실레어터에 인가되는 상기 제어 전압의 크기를 조정함으로써, 상기 출력 신호의 주파수를 상기 목표 주파수로 고정할 수 있는 디지털 주파수 고정 장치에 대한 것이다.A digital frequency locking device is disclosed. The present invention compares the frequency of the output signal generated through the voltage control oscillator with the target frequency, outputs a predetermined frequency code according to the frequency difference, and then refers to a table in which an appropriate voltage value according to the frequency code is recorded. In a digital frequency fixing device capable of fixing the frequency of the output signal to the target frequency by determining the magnitude of the control voltage according to the code and then adjusting the magnitude of the control voltage applied to the voltage control oscillator based on this. it is about

Description

디지털 주파수 고정 장치{DIGITAL FREQUENCY STABILIZER}DIGITAL FREQUENCY STABILIZER {DIGITAL FREQUENCY STABILIZER}

본 발명은 디지털 주파수 고정 장치에 대한 것이다.The present invention relates to a digital frequency locking device.

위상 고정 루프(phase locked loop)는 시스템에서 필요한 특정 주파수를 갖는 클럭을 생성하는 블록으로서, 출력 신호를 발생시키는 전압 제어 오실레이터(Voltage-Controlled Oscillator: VCO), 상기 출력 신호의 클럭을 분주하여 낮은 주파수 대역으로 변환하는 분주기(Divider), 외부에서 입력된 낮은 주파수를 갖는 레퍼런스 클럭 신호와 분주된 상기 출력 신호의 위상 차이를 비교하여 위상차를 검출하는 위상차 검출기(Phase and Frequency Detector: PFD), 검출된 위상차를 이용해 그 차이만큼을 전하의 양으로 바꿔주는 차지 펌프(Charge Pump: CP), 차지 펌프에 제공한 전하를 저장하여 상기 전압 제어 오실레이터로 제어 전압을 제공하는 루프 필터(Loop Filter: LF)로 구성된다.A phase locked loop is a block that generates a clock having a specific frequency required in a system, a voltage-controlled oscillator (VCO) that generates an output signal, and divides the clock of the output signal to a low frequency A divider that converts to a band, a phase and frequency detector (PFD) that detects a phase difference by comparing the phase difference between a reference clock signal having a low frequency input from the outside and the divided output signal, A charge pump (CP) that converts the difference into an amount of charge using the phase difference, and a loop filter (LF) that stores the charge provided to the charge pump and provides a control voltage to the voltage-controlled oscillator. is composed

위상차 검출기에서는 레퍼런스 클럭 신호와 분주된 상기 출력 신호의 위상 차이만큼을 펄스의 폭으로 출력하고, 차지 펌프에서는 위상차 검출기에서 출력되는 펄스 신호의 패턴에 기초하여 전하를 루프 필터에 제공하거나 방출하는 과정을 반복함으로써, 전압 제어 오실레이터의 주파수를 목표 주파수로 일정하게 고정시킨다.The phase difference detector outputs as much as the pulse width as the phase difference between the reference clock signal and the divided output signal, and the charge pump provides or discharges charges to the loop filter based on the pattern of the pulse signal output from the phase difference detector. By repeating, the frequency of the voltage controlled oscillator is held constant at the target frequency.

기존의 PLL에서는 분주기를 통해 VCO의 출력 신호의 주파수를 낮은 주파수 대역으로 분주한 후 낮은 주파수 대역에서 레퍼런스 주파수와의 위상차를 비교한다는 점에서, 이 과정에서 노이즈가 발생할 수 있고, 목표 주파수의 범위를 크게 벗어난 출력 신호의 주파수 고정이 필요한 경우, 주파수 고정에 소요되는 시간이 길어질 수 있는 문제가 있었다.In the conventional PLL, the frequency of the output signal of the VCO is divided into a low frequency band through a divider and then the phase difference with the reference frequency is compared in the low frequency band. In this process, noise may occur and the target frequency range If the frequency of the output signal that greatly deviates from the frequency fix is required, there is a problem that the time required for the frequency fixation may be increased.

따라서, 기존의 PLL과 달리, 디지털 코드를 기반으로 VCO의 출력 신호의 주파수를 목표 주파수로 고정함으로써, 빠른 주파수의 고정이 가능하도록 하는 디지털 주파수 고정 장치에 대한 기술의 연구가 필요하다.Therefore, unlike the conventional PLL, by fixing the frequency of the output signal of the VCO to a target frequency based on a digital code, it is necessary to study a technology for a digital frequency fixing device that enables fast frequency fixing.

본 발명은 전압 제어 오실레이터를 통해서 발생되는 출력 신호의 주파수와 목표 주파수를 서로 비교하여 주파수 차이에 따른 소정의 주파수 코드를 출력한 후 주파수 코드에 따른 적절한 전압 값을 기록한 테이블을 참조하여, 출력되는 주파수 코드에 따른 제어 전압의 크기를 결정한 후 이를 기초로 상기 전압 제어 오실레어터에 인가되는 상기 제어 전압의 크기를 조정함으로써, 상기 출력 신호의 주파수를 상기 목표 주파수로 고정할 수 있는 디지털 주파수 고정 장치를 제시하고자 한다.The present invention compares the frequency of the output signal generated through the voltage control oscillator with the target frequency, outputs a predetermined frequency code according to the frequency difference, and then refers to a table in which an appropriate voltage value according to the frequency code is recorded. A digital frequency fixing device capable of fixing the frequency of the output signal to the target frequency by determining the magnitude of the control voltage according to the code and then adjusting the magnitude of the control voltage applied to the voltage control oscillator based on this. would like to present

본 발명의 일실시예에 따른 디지털 주파수 고정 장치는 사전 설정된 서로 다른 복수의 N+1(N은 2이상의 자연수)비트의 참조 코드들과 상기 복수의 참조 코드들 각각에 대응되는 것으로 사전 지정된 전압 값이 기록되어 있는 테이블을 저장하여 유지하는 테이블 유지부, 입력되는 제어 전압의 크기에 대응하는 주파수를 갖는 출력 신호를 발생시키는 전압 제어 오실레이터, 상기 출력 신호의 클럭을 사전 설정된 서로 다른 N개(N은 2이상의 자연수)의 분주비들로 각각 분주하여 N개의 클럭 신호들을 생성하는 주파수 분주부, 사전 설정된 목표 주파수와 상기 출력 신호의 주파수를 서로 비교하고, 상기 목표 주파수를 상기 N개의 분주비들로 분주하였을 때 생성되는 N개의 분주 주파수들 각각과 상기 N개의 클럭 신호들 각각의 주파수를 서로 비교하여, 상기 출력 신호와 상기 N개의 클럭 신호들 각각의 주파수가 상기 목표 주파수와 상기 N개의 분주 주파수들 각각 보다 높은 경우 1을 출력하고, 낮은 경우 0을 출력함으로써, N+1비트의 주파수 코드를 출력하는 코드 출력부, 상기 주파수 코드가 출력되면, 상기 주파수 코드에서 첫 번째 자리에 위치하는 비트 값만을 추출한 후 모든 비트 값이 0으로 세팅된 N+1비트의 초기 주파수 코드에서 첫 번째 비트 값을 상기 추출된 비트 값으로 변경함으로써, 변경 주파수 코드를 생성하는 코드 변경부, 상기 테이블로부터 상기 변경 주파수 코드에 대응되는 전압 값을 추출하여 상기 제어 전압의 크기를 상기 추출된 전압 값으로 조정하는 전압 조정부 및 상기 제어 전압의 크기가 조정되면, 상기 주파수 분주부, 상기 코드 출력부, 상기 코드 변경부 및 상기 전압 조정부의 동작이 N회 추가로 반복 수행되도록 제어함으로써, 상기 제어 전압의 크기가 N회 추가로 조정되도록 제어하는 반복 수행 제어부를 포함하고, 상기 코드 변경부는 상기 제어 전압의 크기 조정이 K(K는 N이하의 자연수)번째 반복 수행되는 시점인 경우, 상기 코드 출력부를 통해 출력되는 K번째의 주파수 코드로부터 K+1번째 자리에 위치하는 제1 비트 값만을 추출한 후, 상기 제어 전압의 크기 조정이 K-1번째 반복 수행되었을 때 상기 코드 변경부를 통해 생성되었던 K-1번째의 변경 주파수 코드 - K가 1인 경우에 대응하는 0번째의 변경 주파수 코드는 상기 초기 주파수 코드에서 첫 번째 비트 값이 상기 추출된 비트 값으로 변경된 코드임 - 에서 K+1번째 자리에 위치하는 비트 값을 상기 제1 비트 값으로 대체함으로써, 상기 제어 전압의 크기 조정이 K번째 반복 수행되는 시점에 대응되는 변경 주파수 코드를 생성한다.A digital frequency fixing device according to an embodiment of the present invention includes a plurality of different preset reference codes of N+1 (N is a natural number greater than or equal to 2) bit reference codes and a voltage value preset to correspond to each of the plurality of reference codes. A table holding unit that stores and maintains this recorded table, a voltage control oscillator that generates an output signal having a frequency corresponding to the magnitude of the input control voltage, and N preset clocks of the output signal (N is A frequency division unit that generates N clock signals by dividing each by division ratios of 2 or more), compares a preset target frequency with a frequency of the output signal with each other, and divides the target frequency by the N division ratios By comparing each of the N frequency division frequencies and the respective frequencies of the N clock signals generated when the A code output unit that outputs a frequency code of N+1 bits by outputting 1 when it is higher than 1 and outputting 0 when it is low. When the frequency code is output, only the bit value located in the first digit in the frequency code is extracted Then, by changing the first bit value to the extracted bit value in the initial frequency code of N+1 bits in which all bit values are set to 0, a code change unit generating a changed frequency code, from the table to the changed frequency code A voltage adjusting unit that extracts a corresponding voltage value and adjusts the level of the control voltage to the extracted voltage value, and when the level of the control voltage is adjusted, the frequency divider, the code output unit, the code change unit, and the voltage and a repetition control unit controlling the control voltage to be further adjusted N times by controlling the operation of the adjusting unit to be repeatedly performed N additional times, and the code changing unit controlling the size of the control voltage to be adjusted by K (K is A natural number less than or equal to N) when the repetition is performed, the K-th frequency code output through the code output unit After extracting only the first bit value located at the K+1th position from The 0-th change frequency code corresponding to the case of 1 is a code in which the first bit value in the initial frequency code is changed to the extracted bit value. By replacing with , a change frequency code corresponding to a time point at which the magnitude adjustment of the control voltage is performed K-th iteration is generated.

본 발명에 따른 디지털 주파수 고정 장치는 전압 제어 오실레이터를 통해서 발생되는 출력 신호의 주파수와 목표 주파수를 서로 비교하여 주파수 차이에 따른 소정의 주파수 코드를 출력한 후 주파수 코드에 따른 적절한 전압 값을 기록한 테이블을 참조하여, 출력되는 주파수 코드에 따른 제어 전압의 크기를 결정한 후 이를 기초로 상기 전압 제어 오실레어터에 인가되는 상기 제어 전압의 크기를 조정함으로써, 상기 출력 신호의 주파수를 상기 목표 주파수로 고정할 수 있다.The digital frequency fixing device according to the present invention compares the frequency of the output signal generated through the voltage control oscillator with the target frequency, outputs a predetermined frequency code according to the difference in frequency, and records a table in which an appropriate voltage value according to the frequency code is recorded. For reference, the frequency of the output signal can be fixed to the target frequency by determining the magnitude of the control voltage according to the output frequency code and adjusting the magnitude of the control voltage applied to the voltage control oscillator based on this. have.

도 1은 본 발명의 일실시예에 따른 디지털 주파수 고정 장치의 구조를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 디지털 주파수 고정 장치의 동작을 설명하기 위한 도면이다.1 is a diagram showing the structure of a digital frequency fixing device according to an embodiment of the present invention.
2 is a view for explaining the operation of the digital frequency fixing device according to an embodiment of the present invention.

이하에서는 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 이러한 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였으며, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 본 명세서 상에서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. These descriptions are not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, like reference numerals are used for similar components, and unless otherwise defined, all terms used in this specification, including technical or scientific terms, refer to those of ordinary skill in the art to which the present invention belongs. It has the same meaning as is commonly understood by those who have it.

본 문서에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 본 발명의 다양한 실시예들에 있어서, 각 구성요소들, 기능 블록들 또는 수단들은 하나 또는 그 이상의 하부 구성요소로 구성될 수 있고, 각 구성요소들이 수행하는 전기, 전자, 기계적 기능들은 전자회로, 집적회로, ASIC(Application Specific Integrated Circuit) 등 공지된 다양한 소자들 또는 기계적 요소들로 구현될 수 있으며, 각각 별개로 구현되거나 2 이상이 하나로 통합되어 구현될 수도 있다. In this document, when a part "includes" a certain component, it means that other components may be further included, rather than excluding other components, unless otherwise stated. In addition, in various embodiments of the present invention, each of the components, functional blocks or means may be composed of one or more sub-components, and the electrical, electronic, and mechanical functions performed by each component are electronic. A circuit, an integrated circuit, an ASIC (Application Specific Integrated Circuit), etc. may be implemented with various well-known devices or mechanical elements, and may be implemented separately or two or more may be integrated into one.

도 1은 본 발명의 일실시예에 따른 디지털 주파수 고정 장치의 구조를 도시한 도면이다.1 is a diagram showing the structure of a digital frequency fixing device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명에 따른 디지털 주파수 고정 장치(110)는 테이블 유지부(111), 전압 제어 오실레이터(112), 주파수 분주부(113), 코드 출력부(114), 코드 변경부(115), 전압 조정부(116) 및 반복 수행 제어부(117)를 포함한다.Referring to FIG. 1 , the digital frequency fixing device 110 according to the present invention includes a table holding unit 111 , a voltage control oscillator 112 , a frequency dividing unit 113 , a code output unit 114 , and a code changing unit ( 115 ), a voltage adjuster 116 , and a repeat execution controller 117 .

테이블 유지부(111)는 사전 설정된 서로 다른 복수의 N+1(N은 2이상의 자연수)비트의 참조 코드들과 상기 복수의 참조 코드들 각각에 대응되는 것으로 사전 지정된 전압 값이 기록되어 있는 테이블을 저장하여 유지한다.The table holding unit 111 stores a plurality of preset different N+1 (N is a natural number greater than or equal to 2) bit reference codes and a table in which a predetermined voltage value corresponding to each of the plurality of reference codes is recorded. Save and keep

이때, 본 발명의 일실시예에 따르면, 상기 테이블에는 상기 복수의 참조 코드들의 크기와 각 참조 코드에 대응되는 전압 값의 크기가 서로 음의 상관관계를 갖도록 지정되어 있을 수 있다. 즉, 상기 테이블에는 참조 코드의 크기가 클수록 작은 값의 전압 값이 서로 대응되어 기록되어 있을 수 있다.In this case, according to an embodiment of the present invention, in the table, the size of the plurality of reference codes and the magnitude of the voltage value corresponding to each reference code may be designated to have a negative correlation with each other. That is, in the table, as the size of the reference code increases, the voltage value of the smaller value may be recorded in correspondence with each other.

관련해서, N을 3이라고 하는 경우, 상기 테이블에는 하기의 표 1과 같이 정보가 기록되어 있을 수 있다.In relation to this, when N is 3, information may be recorded in the table as shown in Table 1 below.

복수의 참조 코드들multiple reference codes 전압 값voltage value 00000000 5V5V 00010001 4.9V4.9V 00110011 4.8V4.8V ...... ...... 10001000 4.2V4.2V ...... ...... 11111111 3.5V3.5V

전압 제어 오실레이터(112)는 입력되는 제어 전압의 크기에 대응하는 주파수를 갖는 출력 신호를 발생시킨다.The voltage controlled oscillator 112 generates an output signal having a frequency corresponding to the magnitude of the input control voltage.

주파수 분주부(113)는 전압 제어 오실레이터(112)를 통해 발생되는 상기 출력 신호의 클럭을 사전 설정된 서로 다른 N개(N은 2이상의 자연수)의 분주비들로 각각 분주하여 N개의 클럭 신호들을 생성한다.The frequency division unit 113 generates N clock signals by dividing the clock of the output signal generated through the voltage control oscillator 112 by N different preset division ratios (N is a natural number greater than or equal to 2). do.

예컨대, N을 '3'이라고 하고, 서로 다른 N개의 분주비들이 각각 '1/2', '1/4', '1/8'이라고 하는 경우, 주파수 분주부(113)는 상기 출력 신호의 클럭을 '1/2', '1/4', '1/8'의 분주비로 각각 분주해서 3개의 클럭 신호들을 생성할 수 있다.For example, when N is '3' and N different division ratios are '1/2', '1/4', and '1/8', respectively, the frequency divider 113 may Three clock signals can be generated by dividing the clock by a division ratio of '1/2', '1/4', and '1/8', respectively.

코드 출력부(114)는 사전 설정된 목표 주파수와 상기 출력 신호의 주파수를 서로 비교하고, 상기 목표 주파수를 상기 N개의 분주비들로 분주하였을 때 생성되는 N개의 분주 주파수들 각각과 상기 N개의 클럭 신호들 각각의 주파수를 서로 비교하여, 상기 출력 신호와 상기 N개의 클럭 신호들 각각의 주파수가 상기 목표 주파수와 상기 N개의 분주 주파수들 각각 보다 높은 경우 1을 출력하고, 낮은 경우 0을 출력함으로써, N+1비트의 주파수 코드를 출력한다.The code output unit 114 compares a preset target frequency with the frequency of the output signal, and each of the N frequency division frequencies and the N clock signals generated when the target frequency is divided by the N division ratios by comparing each frequency with each other, outputting 1 when the frequency of the output signal and each of the N clock signals is higher than the target frequency and each of the N frequency division frequencies, and outputting 0 when the frequency is low, Outputs +1 bit frequency code.

예컨대, 전술한 예와 같이, N을 '3'이라고 하고, N개의 분주비들이 각각 '1/2', '1/4', '1/8'이라고 하는 경우, 코드 출력부(114)는 상기 출력 신호의 주파수와 상기 목표 주파수를 비교할 수 있고, 상기 출력 신호가 '1/2'로 분주된 클럭 신호의 주파수와 상기 목표 주파수가 '1/2'로 분주된 주파수를 서로 비교할 수 있으며, 상기 출력 신호가 '1/4'로 분주된 클럭 신호의 주파수와 상기 목표 주파수가 '1/4'로 분주된 주파수를 서로 비교할 수 있으며, 상기 출력 신호가 '1/8'로 분주된 클럭 신호의 주파수와 상기 목표 주파수가 '1/8'로 분주된 주파수를 서로 비교할 수 있다.For example, as in the above example, when N is '3' and the N division ratios are '1/2', '1/4', and '1/8', respectively, the code output unit 114 is The frequency of the output signal may be compared with the target frequency, and the frequency of the clock signal at which the output signal is divided by '1/2' and the frequency at which the target frequency is divided by '1/2' may be compared with each other, The frequency of the clock signal in which the output signal is divided by '1/4' and the frequency in which the target frequency is divided by '1/4' may be compared with each other, and the clock signal in which the output signal is divided by '1/8' It is possible to compare the frequency of ' and the frequency at which the target frequency is divided by '1/8'.

즉, 코드 출력부(114)는 하기의 표 2와 같이 각 주파수를 서로 비교할 수 있다.That is, the code output unit 114 may compare each frequency with each other as shown in Table 2 below.

분주비dispensary 출력 신호측output signal side 목표 주파수측target frequency side 1One 출력 신호의 주파수Frequency of the output signal 목표 주파수target frequency 1/21/2 1/2로 분주된 클럭 신호clock signal divided by 1/2 1/2로 분주된 주파수frequency divided by 1/2 1/41/4 1/4로 분주된 클럭 신호clock signal divided by 1/4 1/4로 분주된 주파수frequency divided by 1/4 1/81/8 1/8로 분주된 클럭 신호clock signal divided by 1/8 1/8로 분주된 주파수Frequency divided by 1/8

이때, 코드 출력부(114)는 각 주파수의 비교 결과, 상기 출력 신호와 '1/2', '1/4', '1/8'로 각각 분주된 클럭 신호들의 주파수가 상기 목표 주파수와 '1/2', '1/4', '1/8'로 각각 분주된 분주 주파수보다 높은 경우 1을 출력하고, 낮은 경우 0을 출력함으로써, 4비트의 주파수 코드를 출력할 수 있다.At this time, the code output unit 114 compares the respective frequencies, so that the output signal and the frequencies of the clock signals divided by '1/2', '1/4', and '1/8' are the target frequency and ' A 4-bit frequency code can be output by outputting 1 when the frequency is higher than the divided frequency divided by 1/2', '1/4', and '1/8', respectively, and outputting 0 when it is low.

관련해서, 상기 표 2에서 분주비 '1', '1/4'에서의 출력 신호측의 주파수가 목표 주파수보다 높다고 하고, 분주비 '1/2', '1/8'에서의 출력 신호측의 주파수가 목표 주파수보다 낮다고 하는 경우, 코드 출력부(114)는 '1010'이라고 하는 주파수 코드를 출력할 수 있다.In relation to this, in Table 2, it is assumed that the frequency on the output signal side at the division ratios '1' and '1/4' is higher than the target frequency, and the output signal side at the division ratios '1/2' and '1/8' When the frequency of ' is lower than the target frequency, the code output unit 114 may output a frequency code of '1010'.

즉, 코드 출력부(114)는 전압 제어 오실레이터(112)를 통해 소정의 출력 신호가 발생되면, 상기 출력 신호를 N개의 분주비들로 각각 분주한 후 상기 출력 신호 및 각 분주된 클럭 신호의 주파수를 소정의 목표 주파수 및 상기 목표 주파수가 N개의 분주비들로 각각 분주된 분주 주파수들과 하나씩 비교해서, 각 분주비별 주파수의 비교 결과, 출력 신호의 주파수가 목표 주파수보다 높으면 1, 낮으면 0을 할당하는 방식으로 N+1비트의 주파수 코드를 출력할 수 있다.That is, when a predetermined output signal is generated through the voltage control oscillator 112 , the code output unit 114 divides the output signal by N division ratios, and then the frequency of the output signal and each divided clock signal A predetermined target frequency and the target frequency are compared one by one with the division frequencies each divided by N division ratios, and as a result of the comparison of the frequencies for each division ratio, 1 if the frequency of the output signal is higher than the target frequency, 0 if the frequency is lower than the target frequency A frequency code of N+1 bits can be output by the allocation method.

이때, 본 발명의 일실시예에 따르면, 코드 출력부(114)는 전압 제어 오실레이터(112)를 통해 출력되는 출력 신호를 각 분주비별로 목표 주파수와 비교하기 위한 구체적인 구성으로, 참조 클럭 생성부(118) 및 비교 출력부(119)를 포함할 수 있다.At this time, according to an embodiment of the present invention, the code output unit 114 has a specific configuration for comparing the output signal output through the voltage controlled oscillator 112 with a target frequency for each division ratio, and the reference clock generator ( 118 ) and a comparison output unit 119 .

참조 클럭 생성부(118)는 상기 목표 주파수를 갖는 제1 참조 클럭 신호를 생성하고, 상기 제1 참조 클럭 신호를 상기 N개의 분주비들로 각각 분주하여 N개의 참조 클럭 신호들을 생성한다.The reference clock generator 118 generates a first reference clock signal having the target frequency, and divides the first reference clock signal by the N division ratios to generate N reference clock signals.

비교 출력부(119)는 상기 출력 신호와 상기 제1 참조 클럭 신호를 서로 비교하고, 상기 N개의 클럭 신호들 각각과 상기 N개의 참조 클럭 신호들 각각을 서로 비교하여, 상기 출력 신호와 상기 N개의 클럭 신호들 각각이 상기 제1 참조 클럭 신호와 상기 N개의 참조 클럭 신호들 각각의 주파수보다 높은 경우 1을 출력하고, 낮은 경우 0을 출력함으로써, N+1비트의 주파수 코드를 출력한다.The comparison output unit 119 compares the output signal with the first reference clock signal and compares each of the N clock signals and each of the N reference clock signals with each other, and compares the output signal with the N reference clock signals. When each of the clock signals is higher than the frequency of each of the first reference clock signal and the N reference clock signals, 1 is outputted, and when the frequency of each of the N reference clock signals is higher, 0 is outputted, thereby outputting an N+1 bit frequency code.

예컨대, 전술한 예와 같이, N을 '3'이라고 하고, 3개의 분주비들이 각각 '1/2', '1/4', '1/8'이라고 하는 경우, 참조 클럭 생성부(118)는 상기 목표 주파수를 갖는 제1 참조 클럭 신호를 생성한 후 상기 제1 참조 클럭 신호를 '1/2', '1/4', '1/8'로 각각 분주하여 3개의 참조 클럭 신호들을 추가로 생성할 수 있다.For example, as in the above example, when N is '3' and the three division ratios are '1/2', '1/4', and '1/8', respectively, the reference clock generation unit 118 generates a first reference clock signal having the target frequency and then divides the first reference clock signal by '1/2', '1/4', and '1/8' to add three reference clock signals can be created with

그러고 나서, 비교 출력부(119)는 상기 출력 신호와 상기 제1 참조 클럭 신호를 서로 비교하고, '1/2'로 분주된 출력 신호와 '1/2'로 분주된 참조 클럭 신호를 비교하며, '1/4'로 분주된 출력 신호와 '1/4'로 분주된 참조 클럭 신호를 비교하고, '1/8'로 분주된 출력 신호와 '1/8'로 분주된 참조 클럭 신호를 각각 비교하여, 각 분주비에서 출력 신호의 주파수가 참조 클럭 신호의 주파수보다 높은 경우 1을 출력하고, 낮은 경우 0을 출력함으로써, 4비트의 주파수 코드를 출력할 수 있다.Then, the comparison output unit 119 compares the output signal and the first reference clock signal with each other, and compares the output signal divided by '1/2' and the reference clock signal divided by '1/2', , Compares the output signal divided by '1/4' and the reference clock signal divided by '1/4', and the output signal divided by '1/8' and the reference clock signal divided by '1/8' For each comparison, by outputting 1 when the frequency of the output signal is higher than the frequency of the reference clock signal at each division ratio and outputting 0 when the frequency is lower than the frequency of the reference clock signal, a 4-bit frequency code can be output.

코드 변경부(115)는 코드 출력부(114)에서 상기 주파수 코드가 출력되면, 상기 주파수 코드에서 첫 번째 자리에 위치하는 비트 값만을 추출한 후 모든 비트 값이 0으로 세팅된 N+1비트의 초기 주파수 코드에서 첫 번째 비트 값을 상기 추출된 비트 값으로 변경함으로써, 변경 주파수 코드를 생성한다.When the frequency code is output from the code output unit 114, the code change unit 115 extracts only the bit value located in the first digit of the frequency code, and then sets the initial N+1 bit value in which all bit values are set to 0. By changing the first bit value in the frequency code to the extracted bit value, a modified frequency code is generated.

예컨대, N을 '3'이라고 하고, 코드 출력부(114)에서 출력된 상기 주파수 코드가 '1011'이라고 하는 경우, 코드 변경부(115)는 상기 주파수 코드에서 첫 번째 자리에 위치하는 비트 값인 '1'을 추출한 후 모든 비트 값이 0으로 세팅된 4비트의 초기 주파수 코드인 '0000'에서 첫 번째 비트 값을 상기 추출된 비트 값인 '1'로 변경함으로써, '1000'이라고 하는 변경 주파수 코드를 생성할 수 있다.For example, if N is '3' and the frequency code output from the code output unit 114 is '1011', the code change unit 115 is a bit value located in the first digit of the frequency code ' After extracting 1', by changing the first bit value from '0000', which is a 4-bit initial frequency code in which all bit values are set to 0, to '1', which is the extracted bit value, the changed frequency code called '1000' can create

전압 조정부(116)는 상기 테이블로부터 상기 변경 주파수 코드에 대응되는 전압 값을 추출하여 상기 제어 전압의 크기를 상기 추출된 전압 값으로 조정한다.The voltage adjusting unit 116 extracts a voltage value corresponding to the changed frequency code from the table and adjusts the magnitude of the control voltage to the extracted voltage value.

관련해서, 전술한 예와 같이, 코드 변경부(115)에서 '1000'이라고 하는 변경 주파수 코드가 생성된 경우, 전압 조정부(116)는 상기 표 1과 같은 테이블로부터 '1000'이라고 하는 변경 주파수 코드에 대응되는 전압 값인 '4.2V'를 추출하여 상기 제어 전압의 크기를 상기 추출된 전압 값인 '4.2V'로 조정할 수 있다. 이때, 전압 제어 오실레이터(112)는 '4.2V'라는 제어 전압을 입력으로 수신하여 상기 제어 전압에 따른 주파수를 갖는 출력 신호를 발생시킬 수 있다.In relation to, as in the above example, when the code change unit 115 generates a changed frequency code called '1000', the voltage adjuster 116 generates a changed frequency code called '1000' from the table shown in Table 1 above. By extracting '4.2V', which is a voltage value corresponding to , the magnitude of the control voltage may be adjusted to '4.2V', which is the extracted voltage value. In this case, the voltage-controlled oscillator 112 may receive a control voltage of '4.2V' as an input and generate an output signal having a frequency according to the control voltage.

이때, 본 발명의 일실시예에 따르면, 전압 조정부(116)는 복수의 저항들이 직렬로 연결된 저항 래더를 구성하는 복수의 출력 노드들 중 상기 테이블로부터 추출된 전압 값의 크기에 따른 전압이 출력되는 어느 하나의 노드를 전압 제어 오실레이터(112)의 입력단과 연결하는 스위칭 동작을 수행함으로써, 상기 제어 전압의 크기를 조정할 수 있다. 이때, 상기 저항 래더를 구성하는 상기 복수의 저항들은 하단에 연결된 저항이 상단에 연결된 저항보다 큰 값을 갖도록 구성된다.At this time, according to an embodiment of the present invention, the voltage adjusting unit 116 outputs a voltage according to the magnitude of the voltage value extracted from the table among the plurality of output nodes constituting the resistance ladder in which the plurality of resistors are connected in series. By performing a switching operation of connecting any one node to the input terminal of the voltage control oscillator 112 , the magnitude of the control voltage may be adjusted. In this case, the plurality of resistors constituting the resistance ladder are configured such that the resistance connected to the lower end has a larger value than the resistance connected to the upper end.

관련해서, 도 2에는 복수의 저항들이 직렬로 연결된 저항 래더의 예시가 도시되어 있다. 도 2에 도시된 저항 래더의 저항들은 상단에서 하단으로 갈수록 큰 값을 갖도록 구성된다. 이때, 코드 변경부(115)를 통해 생성된 변경 주파수 코드가 '1000'이라고 하는 경우, 전압 조정부(116)는 상기 표 1과 같은 테이블로부터 '1000'에 대응되는 전압 값인 '4.2V'를 추출할 수 있다. 그러고 나서, 전압 조정부(116)는 도 2와 같은 저항 래더에서 '1000'이라고 하는 코드에 대응되는 전압 값인 '4.2V'가 출력되는 노드(210)를 선택한 후 선택된 노드(210)를 전압 제어 오실레이터(112)의 입력단과 연결시킴으로써, 전압 제어 오실레이터(112)에 입력으로 인가되는 상기 제어 전압의 크기를 '4.2V'로 조정할 수 있다.In this regard, an example of a resistor ladder in which a plurality of resistors are connected in series is shown in FIG. 2 . The resistors of the resistance ladder shown in FIG. 2 are configured to have a larger value from the top to the bottom. At this time, when the changed frequency code generated by the code changer 115 is '1000', the voltage adjuster 116 extracts '4.2V', which is a voltage value corresponding to '1000', from the table such as Table 1 above. can do. Then, the voltage adjuster 116 selects the node 210 from which '4.2V', which is a voltage value corresponding to the code '1000', is output in the resistance ladder as shown in FIG. 2 , and then applies the selected node 210 to the voltage control oscillator By connecting to the input terminal of 112, the magnitude of the control voltage applied as an input to the voltage controlled oscillator 112 can be adjusted to '4.2V'.

이렇게, 전압 조정부(116)에 의해 상기 제어 전압의 크기가 조정되면, 반복 수행 제어부(117)는 주파수 분주부(113), 코드 출력부(114), 코드 변경부(115) 및 전압 조정부(116)의 동작이 N회 추가로 반복 수행되도록 제어함으로써, 상기 제어 전압의 크기가 N회 추가로 조정되도록 제어한다.In this way, when the magnitude of the control voltage is adjusted by the voltage adjusting unit 116 , the iteration control unit 117 may include the frequency dividing unit 113 , the code output unit 114 , the code changing unit 115 , and the voltage adjusting unit 116 . ) is controlled to be repeatedly performed N additionally, so that the magnitude of the control voltage is further adjusted N times.

이때, 코드 변경부(115)는 상기 제어 전압의 크기 조정이 K(K는 N이하의 자연수)번째 반복 수행되는 시점인 경우, 코드 출력부(114)를 통해 출력되는 K번째의 주파수 코드로부터 K+1번째 자리에 위치하는 제1 비트 값만을 추출한 후, 상기 제어 전압의 크기 조정이 K-1번째 반복 수행되었을 때 코드 변경부(115)를 통해 생성되었던 K-1번째의 변경 주파수 코드(K가 1인 경우에 대응하는 0번째의 변경 주파수 코드는 상기 초기 주파수 코드에서 첫 번째 비트 값이 상기 추출된 비트 값으로 변경된 코드임)에서 K+1번째 자리에 위치하는 비트 값을 상기 제1 비트 값으로 대체함으로써, 상기 제어 전압의 크기 조정이 K번째 반복 수행되는 시점에 대응되는 변경 주파수 코드를 생성할 수 있다.At this time, the code change unit 115 determines the K-th frequency code output through the code output unit 114 when it is a time point at which the control voltage level adjustment is repeatedly performed K (K is a natural number less than or equal to N). After extracting only the first bit value located at the +1 th digit, the K-1 th change frequency code (K The 0-th change frequency code corresponding to the case where is 1 is a code in which the first bit value in the initial frequency code is changed to the extracted bit value), the bit value located at the K+1th position is the first bit By substituting a value, it is possible to generate a change frequency code corresponding to a time point at which the control voltage is adjusted in the K-th iteration.

관련해서, 전술한 예와 같이, N을 '3'이라고 하고, 전압 조정부(116)에 의해 상기 제어 전압의 크기가 '4.2V'로 조정되었다고 하는 경우, 반복 수행 제어부(117)는 주파수 분주부(113), 코드 출력부(114), 코드 변경부(115) 및 전압 조정부(116)의 동작이 3회 추가로 반복 수행되도록 제어함으로써, 상기 제어 전압의 크기가 3회 추가로 조정되도록 제어할 수 있다.In relation to, as in the above-described example, when N is '3' and the magnitude of the control voltage is adjusted to '4.2V' by the voltage adjusting unit 116, the iteration control unit 117 is a frequency dividing unit. 113, by controlling the operations of the code output unit 114, the code changing unit 115, and the voltage adjusting unit 116 to be repeatedly performed three additional times, the control voltage can be controlled to be adjusted three additional times. can

구체적으로, 상기 제어 전압의 크기가 '4.2V'로 조정되면, 전압 제어 오실레이터(112)는 '4.2V'라고 하는 제어 전압의 크기에 대응되는 주파수를 갖는 출력 신호를 발생시킬 수 있고, 이때, 주파수 분주부(113)는 상기 출력 신호를 3개의 분주비들로 각각 분주해서 3개의 클럭 신호들을 다시 생성할 수 있다.Specifically, when the magnitude of the control voltage is adjusted to '4.2V', the voltage control oscillator 112 may generate an output signal having a frequency corresponding to the magnitude of the control voltage called '4.2V', at this time, The frequency divider 113 may divide the output signal by three division ratios, respectively, to generate three clock signals again.

그리고, 코드 출력부(114)는 상기 출력 신호와 상기 3개의 클럭 신호들 각각을 목표 주파수와 그에 따른 분주 주파수 각각과 비교함으로써, 4비트의 주파수 코드를 다시 출력할 수 있다.In addition, the code output unit 114 may re-output the 4-bit frequency code by comparing the output signal and each of the three clock signals with a target frequency and a frequency division frequency corresponding thereto.

관련해서, 코드 출력부(114)에서 출력된 주파수 코드가 '1100'이라고 하는 경우, 코드 변경부(115)는 상기 제어 전압의 크기 조정이 첫 번째 반복 수행되는 시점이기 때문에, '1100'이라고 하는 주파수 코드로부터 두 번째 자리에 위치하는 제1 비트 값인 '1'을 추출한 후, 이전 순번에서 코드 변경부(115)를 통해 생성되었던 변경 주파수 코드인 '1000'에서 두 번째 자리에 위치하는 비트 값을 상기 제1 비트 값인 '1'로 대체함으로써, '1100'이라고 하는 변경 주파수 코드를 생성할 수 있다.In relation to this, when the frequency code output from the code output unit 114 is '1100', the code change unit 115 is a time point at which the control voltage magnitude adjustment is first repeatedly performed. After extracting '1', which is the first bit value located in the second digit from the frequency code, the bit value located in the second digit in '1000', which is the changed frequency code generated through the code change unit 115 in the previous order, By replacing the first bit value with '1', a changed frequency code called '1100' may be generated.

그 이후, 전압 조정부(116)는 상기 테이블로부터 '1100'이라고 하는 변경 주파수 코드에 대응되는 전압 값을 추출하여, 상기 제어 전압의 크기를 상기 추출된 전압 값으로 조정할 수 있다.Thereafter, the voltage adjusting unit 116 may extract a voltage value corresponding to the changed frequency code '1100' from the table, and adjust the magnitude of the control voltage to the extracted voltage value.

이렇게, '1100'이라고 하는 변경 주파수 코드에 대응되는 전압 값으로 상기 제어 전압의 크기가 조정되면, 전압 제어 오실레이터(112)는 상기 제어 전압에 따른 출력 신호를 발생시킬 수 있다.In this way, when the magnitude of the control voltage is adjusted to a voltage value corresponding to the change frequency code of '1100', the voltage control oscillator 112 may generate an output signal according to the control voltage.

이때, 주파수 분주부(113)는 다시 한번 상기 출력 신호를 3개의 분주비들로 각각 분주해서 3개의 클럭 신호들을 생성할 수 있고, 코드 출력부(114)는 상기 출력 신호와 상기 3개의 클럭 신호들 각각을 목표 주파수와 그에 따른 분주 주파수 각각과 비교함으로써, 4비트의 주파수 코드를 다시 출력할 수 있다.At this time, the frequency division unit 113 may generate 3 clock signals by dividing the output signal by 3 division ratios once again, and the code output unit 114 may generate the output signal and the 3 clock signals. By comparing each of them with each of the target frequency and the corresponding frequency division frequency, a 4-bit frequency code can be output again.

관련해서, 코드 출력부(114)에서 출력된 주파수 코드가 '1011'이라고 하는 경우, 코드 변경부(115)는 상기 제어 전압의 크기 조정이 두 번째 반복 수행되는 시점이기 때문에, '1011'이라고 하는 주파수 코드로부터 세 번째 자리에 위치하는 제1 비트 값인 '1'을 추출한 후, 이전 순번에서 코드 변경부(115)를 통해 생성되었던 변경 주파수 코드인 '1100'에서 세 번째 자리에 위치하는 비트 값을 상기 제1 비트 값인 '1'로 대체함으로써, '1110'이라고 하는 변경 주파수 코드를 생성할 수 있다.In relation to this, when the frequency code output from the code output unit 114 is '1011', the code change unit 115 is a time point at which the control voltage magnitude adjustment is performed the second iteration, so it is called '1011'. After extracting '1', which is the first bit value located at the third position from the frequency code, the bit value located at the third position in '1100', which is the changed frequency code generated through the code change unit 115 in the previous order, By replacing the first bit value with '1', a changed frequency code called '1110' may be generated.

그 이후, 전압 조정부(116)는 상기 테이블로부터 '1110'이라고 하는 변경 주파수 코드에 대응되는 전압 값을 추출하여, 상기 제어 전압의 크기를 상기 추출된 전압 값으로 조정할 수 있다.Thereafter, the voltage adjusting unit 116 may extract a voltage value corresponding to the changed frequency code '1110' from the table, and adjust the magnitude of the control voltage to the extracted voltage value.

이렇게, '1110'이라고 하는 변경 주파수 코드에 대응되는 전압 값으로 상기 제어 전압의 크기가 조정되면, 전압 제어 오실레이터(112)는 상기 제어 전압에 따른 출력 신호를 발생시킬 수 있다.In this way, when the magnitude of the control voltage is adjusted to a voltage value corresponding to the change frequency code '1110', the voltage control oscillator 112 may generate an output signal according to the control voltage.

이때, 주파수 분주부(113)는 마지막으로 상기 출력 신호를 3개의 분주비들로 각각 분주해서 3개의 클럭 신호들을 생성할 수 있고, 코드 출력부(114)는 상기 출력 신호와 상기 3개의 클럭 신호들 각각을 목표 주파수와 그에 따른 분주 주파수 각각과 비교함으로써, 4비트의 주파수 코드를 다시 출력할 수 있다.In this case, the frequency division unit 113 may generate 3 clock signals by finally dividing the output signal by 3 division ratios, and the code output unit 114 may divide the output signal and the 3 clock signals. By comparing each of them with each of the target frequency and the corresponding frequency division frequency, a 4-bit frequency code can be output again.

관련해서, 코드 출력부(114)에서 출력된 주파수 코드가 '1001'이라고 하는 경우, 코드 변경부(115)는 상기 제어 전압의 크기 조정이 세 번째 반복 수행되는 시점이기 때문에, '1001'이라고 하는 주파수 코드로부터 네 번째 자리에 위치하는 제1 비트 값인 '1'을 추출한 후, 이전 순번에서 코드 변경부(115)를 통해 생성되었던 변경 주파수 코드인 '1110'에서 네 번째 자리에 위치하는 비트 값을 상기 제1 비트 값인 '1'로 대체함으로써, '1111'이라고 하는 변경 주파수 코드를 생성할 수 있다.In relation to this, when the frequency code output from the code output unit 114 is '1001', the code change unit 115 is a time point at which the control voltage is adjusted for the third time, so it is called '1001'. After extracting '1', which is the first bit value located at the fourth position from the frequency code, the bit value located at the fourth position in '1110' which is the changed frequency code generated through the code change unit 115 in the previous order By replacing the first bit value with '1', a changed frequency code called '1111' may be generated.

그 이후, 전압 조정부(116)는 상기 테이블로부터 '1111'이라고 하는 변경 주파수 코드에 대응되는 전압 값을 추출하여, 상기 제어 전압의 크기를 상기 추출된 전압 값으로 조정할 수 있다.Thereafter, the voltage adjusting unit 116 may extract a voltage value corresponding to the changed frequency code '1111' from the table, and adjust the magnitude of the control voltage to the extracted voltage value.

이렇게, 반복 수행 제어부(117)는 첫 번째로 제어 전압의 크기 조정이 완료되면, 이러한 제어 전압의 크기 조정이 N회 추가로 반복 수행되도록 제어함으로써, 전압 제어 오실레이터(112)를 통해 발생되는 출력 신호의 주파수를 N회 분주된 주파수별로 조금씩 목표 주파수에 근접하도록 상기 제어 전압의 크기를 조금씩 조정할 수 있다.In this way, when the size adjustment of the control voltage is first completed, the iteration control unit 117 controls the control voltage to be repeated N times additionally, thereby generating an output signal generated through the voltage control oscillator 112 . The magnitude of the control voltage may be adjusted little by little so that the frequency of N may gradually approach the target frequency for each frequency divided N times.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, in the present invention, specific matters such as specific components, etc., and limited embodiments and drawings have been described, but these are only provided to help a more general understanding of the present invention, and the present invention is not limited to the above embodiments. , various modifications and variations are possible from these descriptions by those of ordinary skill in the art to which the present invention pertains.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Therefore, the spirit of the present invention should not be limited to the described embodiments, and not only the claims described below, but also all those with equivalent or equivalent modifications to the claims will be said to belong to the scope of the spirit of the present invention. .

110: 디지털 주파수 고정 장치
111: 테이블 유지부 112: 전압 제어 오실레이터
113: 주파수 분주부 114: 코드 출력부
115: 코드 변경부 116: 전압 조정부
117: 반복 수행 제어부 118: 참조 클럭 생성부
119: 비교 출력부110: digital frequency fixing device
111: table holding unit 112: voltage controlled oscillator
113: frequency division unit 114: code output unit
115: code change unit 116: voltage adjust unit
117: iteration control unit 118: reference clock generation unit
119: comparison output unit

Claims (4)

사전 설정된 서로 다른 복수의 N+1(N은 2이상의 자연수)비트의 참조 코드들과 상기 복수의 참조 코드들 각각에 대응되는 것으로 사전 지정된 전압 값이 기록되어 있는 테이블 - 상기 테이블에는, 상기 복수의 참조 코드들의 크기와 각 참조 코드에 대응되는 전압 값의 크기가 서로 음의 상관관계를 갖도록 지정되어 있음 - 을 저장하여 유지하는 테이블 유지부;
입력되는 제어 전압의 크기에 대응하는 주파수를 갖는 출력 신호를 발생시키는 전압 제어 오실레이터;
상기 출력 신호의 클럭을 사전 설정된 서로 다른 N개(N은 2이상의 자연수)의 분주비들로 각각 분주하여 N개의 클럭 신호들을 생성하는 주파수 분주부;
사전 설정된 목표 주파수와 상기 출력 신호의 주파수를 서로 비교하고, 상기 목표 주파수를 상기 N개의 분주비들로 분주하였을 때 생성되는 N개의 분주 주파수들 각각과 상기 N개의 클럭 신호들 각각의 주파수를 서로 비교하여, 상기 출력 신호와 상기 N개의 클럭 신호들 각각의 주파수가 상기 목표 주파수와 상기 N개의 분주 주파수들 각각 보다 높은 경우 1을 출력하고, 낮은 경우 0을 출력함으로써, N+1비트의 주파수 코드를 출력하는 코드 출력부;
상기 주파수 코드가 출력되면, 상기 주파수 코드에서 첫 번째 자리에 위치하는 비트 값만을 추출한 후 모든 비트 값이 0으로 세팅된 N+1비트의 초기 주파수 코드에서 첫 번째 비트 값을 상기 추출된 비트 값으로 변경함으로써, 변경 주파수 코드를 생성하는 코드 변경부;
상기 테이블로부터 상기 변경 주파수 코드에 대응되는 전압 값을 추출한 후, 복수의 저항들이 직렬로 연결된 저항 래더 - 상기 저항 래더를 구성하는 상기 복수의 저항들은 하단에 연결된 저항이 상단에 연결된 저항보다 큰 값을 갖도록 구성됨 - 를 구성하는 복수의 출력 노드들 중 상기 테이블로부터 추출된 전압 값의 크기에 따른 전압이 출력되는 어느 하나의 노드를 상기 전압 제어 오실레이터의 입력단과 연결하는 스위칭 동작을 수행함으로써, 상기 제어 전압의 크기를 상기 추출된 전압 값으로 조정하는 전압 조정부; 및
상기 제어 전압의 크기가 조정되면, 상기 주파수 분주부, 상기 코드 출력부, 상기 코드 변경부 및 상기 전압 조정부의 동작이 N회 추가로 반복 수행되도록 제어함으로써, 상기 제어 전압의 크기가 N회 추가로 조정되도록 제어하는 반복 수행 제어부
를 포함하고,
상기 코드 변경부는
상기 제어 전압의 크기 조정이 K(K는 N이하의 자연수)번째 반복 수행되는 시점인 경우, 상기 코드 출력부를 통해 출력되는 K번째의 주파수 코드로부터 K+1번째 자리에 위치하는 제1 비트 값만을 추출한 후, 상기 제어 전압의 크기 조정이 K-1번째 반복 수행되었을 때 상기 코드 변경부를 통해 생성되었던 K-1번째의 변경 주파수 코드 - K가 1인 경우에 대응하는 0번째의 변경 주파수 코드는 상기 초기 주파수 코드에서 첫 번째 비트 값이 상기 추출된 비트 값으로 변경된 코드임 - 에서 K+1번째 자리에 위치하는 비트 값을 상기 제1 비트 값으로 대체함으로써, 상기 제어 전압의 크기 조정이 K번째 반복 수행되는 시점에 대응되는 변경 주파수 코드를 생성하는 디지털 주파수 고정 장치.A table in which a plurality of different preset N+1 (N is a natural number greater than or equal to 2) bit reference codes and a voltage value predetermined to correspond to each of the plurality of reference codes are recorded - In the table, the plurality of a table maintaining unit that stores and maintains the sizes of the reference codes and the magnitudes of the voltage values corresponding to the reference codes are designated to have a negative correlation with each other;
a voltage controlled oscillator for generating an output signal having a frequency corresponding to the magnitude of the input control voltage;
a frequency divider for generating N clock signals by dividing the clock of the output signal by N preset different division ratios (N is a natural number equal to or greater than 2);
The preset target frequency and the frequency of the output signal are compared with each other, and each of the N frequency division frequencies generated when the target frequency is divided by the N division ratios and the frequency of each of the N clock signals are compared with each other Thus, by outputting 1 when the frequency of the output signal and each of the N clock signals is higher than the target frequency and each of the N frequency division frequencies, and outputting 0 when the frequency is low, an N+1 bit frequency code is obtained. a code output unit for outputting;
When the frequency code is output, only the bit value located in the first digit in the frequency code is extracted, and then the first bit value is used as the extracted bit value in the initial frequency code of N+1 bits in which all bit values are set to 0. a code change unit for generating a change frequency code by changing the code;
After extracting the voltage value corresponding to the change frequency code from the table, a resistance ladder in which a plurality of resistors are connected in series - The plurality of resistors constituting the resistance ladder have a higher value than the resistance connected at the bottom of the resistor connected at the top The control voltage by performing a switching operation of connecting any one node outputting a voltage according to the magnitude of the voltage value extracted from the table among a plurality of output nodes constituting the a voltage adjusting unit that adjusts the magnitude of the to the extracted voltage value; and
When the magnitude of the control voltage is adjusted, by controlling the operation of the frequency division unit, the code output unit, the code changing unit, and the voltage adjusting unit to be repeatedly performed N additionally N times, the magnitude of the control voltage is increased N additionally Repeat execution control unit that controls to be adjusted
including,
The code change unit
When the control voltage level adjustment is performed repeatedly at the K (K is a natural number less than or equal to N) times, only the first bit value located at the K+1th position from the K-th frequency code output through the code output unit is used. After extraction, the K-1st changed frequency code generated through the code changer when the control voltage magnitude adjustment is repeatedly performed K-1st - The 0th changed frequency code corresponding to the case where K is 1 is the In the code in which the first bit value is changed to the extracted bit value in the initial frequency code - by replacing the bit value located in the K+1th digit with the first bit value, the control voltage size adjustment is repeated Kth A digital frequency locking device that generates a change frequency code corresponding to the time it is performed. 제1항에 있어서,
상기 코드 출력부는
상기 목표 주파수를 갖는 제1 참조 클럭 신호를 생성하고, 상기 제1 참조 클럭 신호를 상기 N개의 분주비들로 각각 분주하여 N개의 참조 클럭 신호들을 생성하는 참조 클럭 생성부; 및
상기 출력 신호와 상기 제1 참조 클럭 신호를 서로 비교하고, 상기 N개의 클럭 신호들 각각과 상기 N개의 참조 클럭 신호들 각각을 서로 비교하여, 상기 출력 신호와 상기 N개의 클럭 신호들 각각이 상기 제1 참조 클럭 신호와 상기 N개의 참조 클럭 신호들 각각의 주파수보다 높은 경우 1을 출력하고, 낮은 경우 0을 출력함으로써, N+1비트의 주파수 코드를 출력하는 비교 출력부
를 포함하는 디지털 주파수 고정 장치.The method of claim 1,
the code output
a reference clock generator generating a first reference clock signal having the target frequency, and dividing the first reference clock signal by the N division ratios to generate N reference clock signals; and
The output signal and the first reference clock signal are compared with each other, and each of the N clock signals and each of the N reference clock signals are compared with each other, so that the output signal and each of the N clock signals are obtained as the first reference clock signal. Comparison output unit for outputting a frequency code of N+1 bits by outputting 1 when the frequency of 1 reference clock signal and each of the N reference clock signals is higher than 1, and outputting 0 when it is lower than the frequency of each of the N reference clock signals
A digital frequency locking device comprising a. 삭제delete 삭제delete
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