SU997252A1

SU997252A1 - Logic element

Info

Publication number: SU997252A1
Application number: SU813316452A
Authority: SU
Inventors: Юрий Михайлович Герасимов; Андрей Николаевич Кармазинский; Виктор Павлович Наенко; Юрий Георгиевич Дьяченко; Анатолий Иванович Соловьев
Original assignee: Московский Ордена Трудового Красного Знамени Инженерно-Физический Институт
Priority date: 1981-07-13
Filing date: 1981-07-13
Publication date: 1983-02-15

Description

(54) ЛОГИЧЕСКИЙ ЭЛЕМЕНТ Изобретение относитс к вычислительной техни.кву электронике, автоматике и, в частности, может быть использовано при разработке БИС на дополн н цих МДП-транзисторах. Известен логический элемент, содержащий пару п-канальных транзисторов с перекрестно соединенными стока ми и затворами, три р-канальных тран .зистора и инвертор, при этом первый р-канальный транзистор подключен параллельно первому п-канальному.транзистору , а второй и третий р-канальные транзисторы последовательно включены между шиной питани и истоками п-канальнйх транзисторов, подключенными к выходной шине, затвор первого р-канального транзистора подключен ;к выходу инвертора, затворы первого п-канальн.ого и третьего р-чанального транзисторов подключены К входу инвертора и к первой входной шине, а за творы второго р-канальнЗго и В5вр8Р8 п-канального транзисторов подключены ко второй входной . Недостатком известного устройства вл етс реализаци на выходе только одной функции, низкое быстродействие , а также то, что оно выполнено н большом числе МДП-транзисторов. Известен также логический элемент, выполненный на меньшем числе НДП-транзисторов и содержащий пару п-канальных транзисторов с перекрестно соединенными стоками и затворами, пару р-канальных транзисторов и инвертор, вход которого подключен к первой входной шине и к затвору первого пканального транзистора, а выход - к затвору первого р-канального транзистора , подключенного параллельно первому п-канальному транзистору, и к истоку второго р-канального транзистора , затвор которого подключен ко второй входной шине и к затвору второго п-канальногоI транзистора, а сток - к выходной шине и к истокам п-канальных транзисторов 2J . Недостатком известного логического эл&лекта вл етс реализаци на Выходе только одной функции, а также низкое быстродействие, обусловленное . подключением к выходной шине четырех транзисторов. Цель изобретени - расширение функциональных возможностей элемента и повышение его быстродействи . Цель достигаетс тем, что в логический элемент, содержащий пару(54) LOGICAL ELEMENT The invention relates to computational tech nics of electronics, automation, and, in particular, can be used in the development of an LSI for additional MIS transistors. A logic element is known that contains a pair of n-channel transistors with cross-connected drain and gates, three p-channel transistors and an inverter, with the first p-channel transistor connected in parallel to the first n-channel transistor, and the second and third p- channel transistors are connected in series between the power line and the sources of n-channel transistors connected to the output bus, the gate of the first p-channel transistor is connected; to the output of the inverter, the gates of the first p-channel and third p-channel anzistorov connected to the input of inverter and input to the first bus and for the second p-creates kanalnZgo V5vr8R8 and n-channel transistors connected to the second input. A disadvantage of the known device is the realization at the output of only one function, the low speed, and the fact that it is performed on a large number of MOS transistors. Also known is a logic element made on fewer NDP transistors and containing a pair of n-channel transistors with cross-connected drains and gates, a pair of p-channel transistors and an inverter whose input is connected to the first input bus and to the gate of the first pn-channel transistor, and the output - to the gate of the first p-channel transistor connected in parallel to the first p-channel transistor, and to the source of the second p-channel transistor, the gate of which is connected to the second input bus and to the gate of the second p-ka alnogoI transistor, and the flow - to the output bus and to the sources of p-channel transistors 2J. A disadvantage of the known logical el & lector is the implementation of only one function at the Output, as well as the low response rate due to. connecting to the output bus four transistors. The purpose of the invention is to expand the functionality of the element and increase its speed. The goal is achieved in that a logical element containing a pair

-канальных транзисторов с перекрест о соединенными стоками и затворами пару р-канальных транзисторов, ведена втора пара р-канальйых ранзисторов, при этом истоки панальных транзисторов подключены к бщей шине,р-канальные транзисторы первой пары последовательно включены между первой и второй выходными шинами , подключенными, соответственно, к стоку первого и второго п-каналь- JQ ных транзисторов, затворы первого и второго р-канальных транзисторов первой пары подключены соответственно к первой, и второй входным шинам, первый р-канальный транзистор второй пары подключен между первой входной 5 шиной и.первой выходной, а второй между второй входной шиной и второй выходной ,з.а1воры р-канальных транзисторов второй пары подключены к третьей входной шине, к истоку пер- , 20 вого р-канального транзистора первой пары и к стоку второго р-канального транзистора этой же пары.-channel transistors with a cross with connected drains and gates a pair of p-channel transistors, a second pair of p-channel transistors is entered, the sources of the channel transistors are connected to a common bus, p-channel transistors of the first pair are connected in series between the first and second output buses connected , respectively, to the drain of the first and second p-channel JQ transistors, the gates of the first and second p-channel transistors of the first pair are connected respectively to the first and second input buses, the first p-channel t The second pair is connected between the first input bus 5 and the first output, and the second between the second input bus and the second output bus, the p-channel transistors of the second pair are connected to the third input bus, to the source of the first, 20 p-channel transistor the first pair and to the drain of the second p-channel transistor of the same pair.

На чертеже представлена электрическа принципиальна схема логичес- 25 кого элемента.The drawing shows an electrical schematic diagram of a logic element.

Логический элемент содержит стоки.; п-канальных транзисторов 1 и 2, перекрестно подключенные к их затворам/ первый и второй р-канальные транзис- торы первой пары 3 и 4 последовательно включены между первой и второй вы-ходными шинами. 5 и б, подключенными/ соответственно, к стоку транзистора 1 и к стоку, транзистора 2,истоки тран ас зисторов 1 и 2 подключены к общей шине 7, первый р-канальный транзистор второй пары 8 включен между первой входной, .шиной 9 и первой выходной шиной 5, а второй р-канальный тран,зистор второй пары 10 - между второй входной шиной 11 и- второй выходной шиной 6, затворы транзисторов 8 и 10. подключены к третьей входной шине 12, к истоку транзистора 3 и к стоку транзистора 4, затвор транзистора 3 под- 45 ключен к шине 9, а затвор транзистора 4 - к шине 11. На входную шину 9 поступает Логическа переменна В, на шине 11 - ее инверси В, а на шину 12 - логическа переменна А, 50The logical element contains drains .; n-channel transistors 1 and 2, cross-connected to their gates / first and second p-channel transistors of the first pair 3 and 4 are connected in series between the first and second output buses. 5 and b connected / respectively to the drain of transistor 1 and to the drain of transistor 2, the sources of transistors 1 and 2 are connected to the common bus 7, the first p-channel transistor of the second pair 8 is connected between the first input, bus 9 and first the output bus 5, and the second p-channel trans, the second pair of resistor 10 between the second input bus 11 and the second output bus 6, the gates of transistors 8 and 10. are connected to the third input bus 12, to the source of transistor 3 and to the drain of transistor 4 , the gate of the transistor 3 is connected to the bus 9, and the gate of the transistor 4 is connected to the bus 11. On the input bus 9 Logic is variable B, bus 11 is its inversion B, and bus 12 is a logical variable A, 50

Логический элемент работает в со-. ответствии с таблицей истинности.The logical element operates in co. according to the truth table.

В таблице истинности низкому к. высокому уровню сигналов соответствует О и 1, обозначени П и 3 соот- 55 ветствуют состо ни м транзисторов.In the truth table, low and high levels of signals correspond to O and 1, the designations P and 3 correspond to the states of transistors.

когда они провод т (П) и когда закрыты (3) .when they are conducted (P) and when they are closed (3).

В первой колонке таблицы истинности приведены номера наборов входных логических переменных. В следующих трех колонках приведены значени логических переменных А,В,В, в следующих шести колонках указаны состо ни транзисторов 1 - 4,. 8 и 10 на соответствунвдих наборах, в последних двух колонках - значени выходной функции на выходных шинах 5 и 6.The first column of the truth table shows the numbers of the sets of input logical variables. The next three columns show the values of the logical variables A, B, B, the next six columns indicate the states of the transistors 1-4. 8 and 10 on the corresponding sets, in the last two columns the values of the output function on the output buses 5 and 6.

,При нулевом наборе, когда , ,Вв1, транзисторы 8,3,10 и 1 провод т, а транзисторы 4 и 2 закрыты . На выходной шине 5 устанавливаес уровень логического О, а на шине б - уровень логической 1., At zero set, when,, Вв1, transistors 8, 3, 10 and 1 are wired, and transistors 4 and 2 are closed. On the output bus 5, the logical level О was set, and on the bus b - the logical level 1.

На первом наборе, когда ,В-1, В-0, транзисторы 8,10,4 и 2 провод т , а транзисторы 3 и 1 закрыты.На шине 5 устанавливаетс уровень логической 1, а на шине б - уровень логического О. In the first set, when, B-1, B-0, the transistors 8, 10, 4 and 2 are wired, and the transistors 3 and 1 are closed. On the bus 5, the logical level 1 is set, and on the bus b - the logical level O.

На втором наборе, коГда ,,. В-1, транзисторы 2 и 3 провод т, а транзисторы 10,8,4 и 1 закрыты. На шине 5 устанавливаетс уровень логической 1, а на шине б - уровень логического О. On the second set, when ,,. B-1, transistors 2 and 3 are wired, and transistors 10,8,4 and 1 are closed. On bus 5, the logical level 1 is set, and on bus b, the logical level is O.

, На третьем наборе, когда ,В-0 , транзисторы 4 и 1 провод т, а транзисторы 8,2,3 и 10 закрыты. На входной шине 5 устанавливаетс уровень логического О, а на выходной шине б - уровень логической 1., In the third set, when, B-0, transistors 4 and 1 are conducted, and transistors 8,2,3 and 10 are closed. On the input bus 5, the logical level O is set, and on the output bus b - the logical level 1.

Таким образом, на выходной шине 5 реализуетс функци неравнозначноти , а на выходной шине б - функци равнозначности двух логических переменных А и В. Сигнал В вл етс управл ющим.Thus, on the output bus 5, the function of unequal value is realized, and on the output bus B - the function of equivalence of two logical variables A and B. Signal B is control.

Быстродействие данного логического элемента повышаетс , так как у него к выходной шине подключено три транзистора, каждый из которых может быть минимальных размеров, а у известного элемента - четыре транзистора, вследствие чего уменьшаетс емкость каждой из выходных ш этого элемента.. Кроме того, в данном логическом элементе возникает ргенеративный процесс, что также повышает его быстродействие. Все транзисторы могут быть выбраны минимальных размеров, что приводит к умеНьшению . площади, занимаемой элементомна кристалле..The speed of this logic element increases because it has three transistors connected to the output bus, each of which can have minimum dimensions and a known element has four transistors, as a result of which the capacitance of each of the output bars of this element decreases. logical element occurs regenerative process, which also increases its speed. All transistors can be chosen as small as possible, which leads to a decrease. the area occupied by the elemental crystal ..

Claims

Claim

A logic element containing a pair of PTC transistors with cross-connected drains and gates and a pair of p-channel transistors, distinguishing with 20 that, in order to expand functionality and improve performance, a second pair of ρ-channel transistors is introduced into it, while the sources of n-channel transistors are connected to a common bus, the p-channel transistors of the first pair are connected in series between the first and second output, buses connected respectively to the drain of the first and second. nzistorov, gates of the first and second r-channel.

the transistors of the first pair are connected respectively to the first and second input buses, the first p-channel transistor of the second pair is connected between the first input bus and the first output, and the second is between the second input bus and the second output, the gates of the p-channel transistors. the second pair are connected .to the third input bus, to the source of the first p-channel transistor of the first pair and · to the drain of the second p-channel transistor of the same pair.