Claims (2)
Указанна цель достигаетс тем, что в устройство, содержащее аналогоцифровой преобразователь, вход которого вл етс входом устройства, а выход подключен к первому входу первой схемы сравнени , выходы которой соединены с первыми входами блока управлени и первого блока пам ти, второй вход первого блока пам ти соединен с первыми входами второго и третьего блоков пам ти и первым выходом блока управлени , второй выход которого подключен к входу обнулени первого счетчика, выход которого соединен с вторым входом третьего блока пам ти, а счетный вход с первым выходом генератора импуль3 сов, второй, третий и четвертый выходы генератора импульсов подключен к второму входу блока управлени и счетным входам второго и третьего счетчиков соответственно, выход тре тьего счетчика соединен с первым входом индикатора, а выход второго счетчика - с первым входом второй схемы сравнени , второй вход которо подключен к входу обнулени второго счетчика и выходу третьего блока па м ти, а выход - к третьему входу блока управлени , введены два регис ра, информационные входы которых подключены к выходу аналого-цифрово го преобразовател , а управл ющие входы к второму и третьему выходам блока управлени соответственно, вычитатель , первый вход которого соединен с выходом аналого-цифрового преобразовател , а второй вход - с вторым входом первой схемы сравнени и выходом первого регистра, накапливающий сумматор, информационный вход которого подключен к выходу вычитате л , выход - к второму входу второго блока пам ти, а управл ющий вход к второму выходу блока управлени , и блок восстановлени сигнала, первый , второй и третий информационные управл ющий и синхронизирующий входы которого соединены с выходом второго регистра, выходом первого блока пам ти , выходом второго блока пам ти, четвертым выходом блока управлени и п тым выходом генератора импульсов сооответственно, а выход соединен с вторым входом индикатора. Причем блок управлени содержит первый коммутатор, первый вход которого соединен с первым входом элемен та ИЛИ и вл етс первым входом блока , второй вход вл етс третьим вхо дом блока, а выход вл етс первым выходом блока, третий вход первого коммутатора подключен к выходу три1- гера и вл етс четвертым выходом блока, а нулевой вход триггера соединен с выходом четвертого счетчика счетный вход которого вл етс вторым входом блока, вход обнулени чет вертого счетчика соединен с единичным входом триггера, вторым входом элемента ИЛИ, выходом переключател и вл етс вторым выходом блока, а выход элемента ИЛИ вл етс третьим выходом блока. / Кроме того, блок восстановлени сигнала содержит второй коммутатор. 1.4 первый вход которого вл етс синхронизирующим входом блока, второй вход подключен к выходу третьей схемы сравнени , а выход - к первому входу п того и шестор-о счетчиков, второй и третий входы п того счетчика вл ютс соответственно первым и вторым информационными входами блока, а выход - выходом блока, второй вход шестого счетчика вл етс управл ющим входом блока,-а выход подключен к первому входу третьей схемы сравнени , второй вход которой вл етс третьим информационным входом блока. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - исследуемый и преобразованный сигналы; на фиг. 3 таблица преобразовани приращений сигнала. Устройство содержит АЦП 1, первый регистр 2, второй регистр 3, вычитатель л, накапливаюи(ий сумматор 5, первый блок 6 пам ти, второй блок 7 пам ти , блок 8 восстановлени сигнала, индикатор 9) первую схему 10 сравнени , генератор 11 импульсов, первый счетчик 12, третий блок 13 пам ти, второй счетчик 1i, вторую схему 15 сравнени , блок 1б управлени , третий счетчик 17, переключатель 18, элемент ИЛИ 19, первый коммутатор 20, триггер 21, четвертый счетчик 22, п тый счетчик 23, третью схему 24 сравнени , второй коммутатор 25, шестой счетчик 26. Перед началом работы устройства блоком 16 управлени обнул етс первый счетчик 12 и накапливающий сумматор 5. Входной сигнал ) преобразуетс в цифровой код АЦП 1 через равные интервалы вpeмeнид.t. Первое закодированное значение сигнала ) запоминаетс в первый 2 и во второй 3 регистры. Перва схема 10 сравнени сравнивает ранее запомненное значение сигнала ,) первым регистром 2с последующими дискретными значени ми сигнала, поступающими с выхода АЦП 1 . При различии сравниваемых значений сигнала () модуль приращени Дх |x(to) - x( с выхода вычитател k поступает на накапливающий сумматор 5 где суммируетс с нулем. На блок управлени 16 при этом поступает управл ющий сигнал с первой схемы 10 сравнени , под действием кото5 рого на первый 6, второй 7 и третий 13 блоки пам ти поступают сигналы, н обходимые дл записи информации. В первый блок 6 пам ти запоминаетс знак tf приращени дх j поступающий с выхода первой схемы 10 сравнени , во второй блок 7 пам ти - в распреде лительном коде модуль приращени Дх(0...01), поступающий с выхода накапливающего сумматора 5, в третий блок пам ти 13 отсчет времени t,, поступающий с выхода первого счетчика 12. Одновременно с этим в первый регистр 2 записываетс дискретное кодированное значение сигнала x(, которое затем сравниваетс с последующими дискретными кодированными значени ми сигналаi поступающими с АЦП 1 . При различии- сравниваемых значений сигнала () модуль приращени Л Х2 Ix(t) - x(t)| с выхода вычитател 4 поступает на накапливающий сумматор 5 где суммируетс с предшествующим модулем приращени дх. На блок 1б управлени при этом поступает управл ющий сигнал с первой схемы 10 сравнени , под действие котррого на первый 6, второй 7 и тре тий 13 блоки пам ти поступают сигналы , необходимые дл записи информации . В первый блок 6 пам ти запоминаетс знак приращени Д во второй блок 7 пам ти - результат сум мировани модулей приращений Дх , ЬХ враспределитель ном коде (0.. . 01 0) путем наложени его на предшествующее значение приращени Д x/j 0...01) Одновременно с этим в первый регистр 2 записываетс дискретное кодированное значение сигнала x(,t2), которое затем сравниваетс с последующими дискретными кодированными значени ми сигнала. При различии сравниваемых значений сигнала (t) модуль приращени Дх |x(t) - X (t) I с выхода вычитател 4 поступает на накапливаю щий сумматор 5 где суммируетс с предшествующими модул ми приращений Дх,Х. На блок 16 управлени при этом поступает управл ющий сигнал с первой схемы 10 сравнени , под действием которого на первый 6, второй 7 и третий 13 блоки пам ти посту пают сигналы, необходимые дл записи информации. В первый блок 6 пам ти запоминаетс знак Ч-а прирагдени Д х, во второй блок 7 пам ти - результат 16 суммировани модулей приращений Дх., Лх, распределительном коде (0.., 01000) путем наложени его на предшествующие значени приращений ЛХ (0. . .01) , дх/(0.. .010). Одновременно с этим в первый регистр 2 записываетс дискретное кодированное значение сигнала x(t2), которое затем сравниваетс с последующими дискретными кодированными значени ми сигнала и т.д. При окончании регистрации сигнала x(tj по первому дискретному значению сигнала, по знакам приращей fj и результатам суммировани приращенийUх; блок восстановлени сигнала 8 восстанавливает дискретные значени сигнала x(tj). Далее по дискретным значени м сигнала x(ti) и соответствующим отсчетам времени t:происходит восстановление и отображение формы сигнала x(t) . Восстановленное дискретное значение сигнала x(t-J определ ет положение свет щейс точки на индикаторе 9 по вертикали, а код третьего счетчика 1 7 - по горизонтали. С по влением на выходе блока 8 восстановлени сигнала нового дискретного Значени сигнала x() со второго счетчика Tt на первый вход второй схемы 15 сравнени поступает предшествующий отсчет времени , а на второй вход второй схемы 15 сравнени - последующий отсчет времени с выхода третьего блока 13 пам ти. С каждым тактом воспроизведени f р, происходит смещение свет щей:с точки x(t) на индикаторе 9 по грризонтали . После высвечивани ( .. точек с амплитудой x(ti ) втора схема 15 сравнени выдает управл ющий сигнал на блок 1б управле р 3 блоков 6, 7 и 13 пам ти считываетс последующа инфор„аци . С по влением на выходе блока 8 восстановлени сигнала нового дискретного значени сигнала xCty4-/f) со второго, счетчика 4 на первый вход второй схемы 15 сравнени поступает предшествующий отсчет времени , а на второй вход второй схемы 15 сравнени - последующий отсчет времени ty+ с выхода третьего блока 13 пам ти . Следующие () точек 79 высвечиваютс с амплитудой , ) /f t и т.д. Восстановление дискретных значений сигнала происходит следующим образом . При окончании регистрации шее той счетчик 26 обнул етс . Первое дискретное значение сигнала x(,) с выхода второго регистра 3 устанавливаетс в п тый счетчик 23. Результат суммировани модулей приращений с выхода второго блока 7 пам ти поступает на один из входов третьей схемы 2 сравнени . Если код шестого счетчика 26 меньше, чем результат суммировани модулей приращений, то треть схема 2А сравнени пропускает импульсы частотой , (k 1J с выхода генератора 11 импульсов через второй коммутатор 25 до тех пор, пока коды, сравниваемые третьей схемой 2Ц сравнени , не будут равны. Шестой счетчик 26 работает все врем на сум мирование, а п тый счетчик 23 либо на суммирование, либо на вычитание в зависимости от считанного знака приращени f;. Таким образом на выходе п того счетчика 23 получаем вос становленные дискретные значени сиг нала x(tj) . Блок 16 управлени управл ет рабо той устройства. Перед началом регистрации переключателем 18 обнул етс накапливаюа1ий сумматор 5 первый 12 и четвертый 22 счетчики, во второй регистр 3 устанавливаетс первое дискретное значение сигнала xftp), триггер 21 устанавливаетс в режим, соответствующий записи информации в блоки 6, 7 и 13 пам ти. При различии кодов, сравниваемых первой схемой 10 сравнени , вырабатываетс управл ющий сигнал, который во-первых, проходит через элемент ИЛИ 19 и устанавливает в первый регистр 2 текущее кодированное значение сигнала x(t), во-вторых, проходит через коммутатор 20 на блоки пам ти 6, 7 и 13, при этом в них записываетс соответствующа информаци . Четвертый счетчик 22 считает тактовые импульсы. При его перёполнениитриггер 21 устанавливаетс в состо ние , соответствующее считыванию информации из блоков 6, 7 и 13 пам ти. Затем обнул етс шестой счетчик 26. При равенстве кодов, поступающих на вторую схему 15 сравнени , выраЬатываетс управл ющий сигнал, который проходит через коммутатор 20 на блоки 6, 7 и 13 пам ти при этом из них считываетс соответствующа информаци . Устройство повышает точность регистрации за счет более эффективного использовани емкости блоков пам ти. Формула изобретени 1. Устройство дл регистрации однократных сигналов, содержащее аналого-цифровой преобразователь, вход которого вл етс входом устройства, а выход подкпючен к первому входу первой схемы сравнени , выходы которой соединены с первыми входами блока управлени и первого блока пам ти , второй вход первого блока пам ти соединен с первыми входами второго и третьего блоков пам ти и первым выходом блока управлени , второй выход которого подключен к входу обнулени первого счетчика, выход которого соединен с вторым входом третьего блока пам ти, а счетный вход с первым выходом генератора импульсов , второй, третий и четвертый выходы генератора импульсов подключены к второму входу блока управлени и счетным входам второго и третьего счетчиков соответственно, выход третьего счетчика соединен-с первым входом индикатора, а выход второго счетчика - с первым входом второй схемы сравнени , второй вход которой подключен к входу обнулени второго счетчика и выходу третьего блока пам ти , а выход - к третьему входу блока управлени , отличающеес тем, что, с целью повышени точности устройства, оно содержит два регистра, информационные входы которых подключены к выходу аналого-цифрового преобразовател , а управл ющие входы - к второму и третьему выходам блока управлени соответственно , вычитатель, первый вход которого соединен с выходом аналогоцифрового преобразовател , а второй вход - с вторым входом первой схемы сравнени и выходом первого регистра, накапливающий сумматор, информационный вход которого подключен к выходу вычитател , выход - к второму входу второго блока пам ти, а управл ющий вход - к второму выходу бло99 ка управлени , и блок восстановлени сигнала, первый, второй и третий информационные , управл ющий и синхронизирующий входы которого соединены с выходом второго регистра, выходом . первого блока пам ти, выходом второго блока пам ти, четвертым выходом блока управлени и п тым выходом генератора импульсов соответственно, а выход соединен с вторым входом .индикатора. 2. Устройство по п. 1, отличающеес тем, что блок управлени содержит первый коммутатор, первый вход которого соединен с первым входом элемента ИЛИ и вл етс первым входом блока, второй вход вл етс третьим входом блока, а выход вл етс , первым выходом блока, третий вход первого коммутатора подключен к выходу триггера и вл етс четвертым выходом блока, а нулевой вход триггера соединен с выходом четвертого счетчика, счетный вход которого вл етс вторым входом блока, вход обнулени четвертого счетчика соединен с единичным входом триггера, вторым входом элемента ИЛИ, выходом переключател и вл етс вторым выходом блока, а выход элемента ИЛИ вл етс третьим выходом блока. 1 . 1, о т л и3 . Устройство по п, что блок восчающеес тем, становлени сигнала содержит второй коммутатор, первый вход которого вл етс синхронизирующим входом блока, второй вход подключен к выходу третьей схемы сравнени , а выход - к первому входу п того и шестого счетчиков , второй и третий входы п того счетчика вл ютс соответственно первым и вторым информационными входами блока, а выход - выходом блока, второй вход шестого счетчика вл етс управл ющим входом блока, а выход подключен к первому входу третьей схемы сравнени , второй вход которой вл етс третьим информационным входом блока. Источники информации, прин тые во внимание при экспертизе 1.Гормон Коннели. Проста система дл цифровой регистрации данных импульсного эксперимента по изучению кинетики химических реакций. - Приборы дл научных исследований, 1972, № 8. This goal is achieved in that a device containing an analog-to-digital converter, whose input is the input of the device and the output is connected to the first input of the first comparison circuit, the outputs of which are connected to the first inputs of the control unit and the first memory block, connected to the first inputs of the second and third memory blocks and the first output of the control unit, the second output of which is connected to the zeroing input of the first counter, the output of which is connected to the second input of the third memory block, and the counting input with the first output of the pulse generator 3, the second, third and fourth outputs of the pulse generator is connected to the second input of the control unit and the counting inputs of the second and third counters, respectively, the output of the third counter is connected to the first input of the indicator, and the output of the second counter to the first input The second comparison circuit, the second input of which is connected to the zeroing input of the second counter and the output of the third math unit, and the output to the third input of the control unit, has two registers, whose information inputs are connected and the control inputs to the second and third outputs of the control unit, respectively, the subtractor, the first input of which is connected to the output of the analog-digital converter, and the second input - to the second input of the first comparison circuit and the output of the first register, the accumulating adder, the information input of which is connected to the output of the subtractor, the output to the second input of the second memory unit, and the control input to the second output of the control unit, and the signal recovery unit, first, second and third and The information control and synchronization inputs of which are connected to the output of the second register, the output of the first memory block, the output of the second memory block, the fourth output of the control block and the fifth output of the pulse generator, respectively, and the output connected to the second input of the indicator. Moreover, the control unit contains the first switch, the first input of which is connected to the first input of the OR element and is the first input of the block, the second input is the third input of the block, and the output is the first output of the block, the third input of the first switch is connected to the output three Gera is the fourth output of the block, and the zero input of the trigger is connected to the output of the fourth counter whose counting input is the second input of the block, the zero input of the fourth counter is connected to the single input of the trigger, the second input of the OR element, Exit switch and is a second output, and an output of OR is a third output unit. In addition, the signal recovery unit comprises a second switch. 1.4 The first input of which is the synchronizing input of the block, the second input is connected to the output of the third comparison circuit, and the output to the first input of the fifth and sixth counters, the second and third inputs of the fifth counter are respectively the first and second information inputs of the block, and the output is the output of the block, the second input of the sixth counter is the control input of the block, and the output is connected to the first input of the third comparison circuit, the second input of which is the third information input of the block. FIG. 1 is a block diagram of the device; in fig. 2 - the studied and converted signals; in fig. 3 table conversion signal increments. The device contains ADC 1, first register 2, second register 3, subtractor l, accumulating (its adder 5, first memory block 6, second memory block 7, signal recovery block 8, indicator 9) first comparison circuit 10, pulse generator 11 , first counter 12, third memory block 13, second counter 1i, second comparison circuit 15, control block 1b, third counter 17, switch 18, OR element 19, first switch 20, trigger 21, fourth counter 22, fifth counter 23 , the third comparison circuit 24, the second switch 25, the sixth counter 26. Before operating the devices The first counter 12 and accumulative adder 5 is zeroed by the control unit 16. The input signal is converted into the digital code of the A / D converter 1 at regular intervals of time t. The first encoded signal value is stored in the first 2 and in the second 3 registers. The first comparison circuit 10 compares the previously memorized value of the signal, the first register 2 with the subsequent discrete values of the signal from the output of the ADC 1. If the compared signal values () are different, the increment module Dx | x (to) - x (from the output of the subtractor k goes to accumulating adder 5 where it is added to zero. The control signal 16 receives the control signal from the first comparison circuit 10, under the action On the first 6, second 7 and third 13 blocks of memory, signals necessary for recording information are received.In the first block of 6 memory, the sign tf of the increment dx j from the output of the first comparison circuit 10 is stored, in the second block 7 of memory - in the distribution code, the increment module Dx (0. ..01), coming from the output of accumulating adder 5, to the third memory block 13, time t, coming from the output of the first counter 12. At the same time, the discrete coded value of signal x (which is then compared with subsequent discrete coded signal values i arriving from the ADC 1. With the difference of the compared signal values () the increment module L x2 Ix (t) - x (t) | from the output of the subtractor 4 enters the accumulating adder 5 where it is summed with the preceding increment module dx. In this case, the control unit 1b receives a control signal from the first comparison circuit 10, under the action of the first 6, second 7 and third 13 memory blocks, which receive the signals necessary for recording information. In the first memory block 6, the increment sign D in the second memory block 7 is stored - the result of summing the increment modules Dx, LX into the distribution code (0 .. .01 0) by imposing it on the previous increment value D x / j 0. .01) At the same time, the discrete coded value of signal x (, t2) is written to the first register 2, which is then compared with the subsequent discrete coded values of the signal. With the difference of the compared signal values (t), the increment module Dx | x (t) - X (t) I from the output of the subtractor 4 enters the accumulating adder 5 where it is summed up with the preceding increment modules Dx, X. In this case, the control unit 16 receives a control signal from the first comparison circuit 10, under the action of which the signals necessary for recording information are supplied to the first 6, second 7 and third 13 memory blocks. In the first memory block 6, the H-a sign of the D Dx array is memorized, in the second memory block 7, the result is the 16 summation of the increment modules Dx, Lx, the distribution code (0 .., 01000) by superimposing it on the previous values of the LH increments ( 0. .01), dx / (0 .. .010). At the same time, the discrete coded value of the signal x (t2) is written to the first register 2, which is then compared with the subsequent discrete coded values of the signal, etc. At the end of signal registration x (tj by the first discrete value of the signal, by the signs of the increments fj and the results of the summation of the increments of ux; the signal recovery unit 8 recovers the discrete values of the signal x (tj). Further, by the discrete values of the signal x (ti) and the corresponding time t : the waveform x (t) is restored and displayed. The reconstructed discrete value of the signal x (tJ determines the position of the light point on the indicator 9 vertically, and the code of the third counter 1 7 - horizontally. With appearance at the output The new sampled signal recovery unit x () from the second counter Tt to the first input of the second comparison circuit 15 receives the previous time counter, and the second input of the second comparison circuit 15 to the second time from the output of the third memory block 13. The playback cycle f p causes the light to shift: from the point x (t) on the display 9 along the horizontal. After highlighting (.. points with amplitude x (ti), the second comparison circuit 15 outputs a control signal to block 1b of the control 3 blocks 6 , 7 and 13 memory is read n A further infor "aci. With the appearance at the output of the signal recovery unit 8, a new discrete value of the signal xCty4- / f) from the second counter 4 to the first input of the second comparison circuit 15 receives the previous time counting, and the second input of the second comparison circuit 15 arrives at the second input of the second comparison time ty + third block 13 of memory. The following () dots 79 are highlighted with an amplitude,) / f t, etc. Recovery of discrete values of the signal is as follows. At the end of registration, the neck of that counter 26 is zeroed. The first discrete value of the signal x (,) from the output of the second register 3 is set to the fifth counter 23. The result of the summation of the increment modules from the output of the second memory block 7 goes to one of the inputs of the third comparison circuit 2. If the code of the sixth counter 26 is less than the result of the summation of the increment modules, then the third comparison circuit 2A transmits pulses by frequency, (k 1J from the generator output 11 pulses through the second switch 25 until the codes compared by the third comparison circuit 2C are equal The sixth counter 26 works all the time on the summation, and the fifth counter 23 either on summation or on subtraction depending on the increment sign f read; Thus, at the output of the fifth counter 23, we get the restored discrete values of the signal x (tj ) The control unit 16 controls the operation of the device. Before starting the registration, the switch 18 zeroes the accumulated adder 5 first 12 and fourth 22 counters, the first discrete value of the signal xftp) is set to the second register 3, the trigger 21 is set to the mode corresponding to writing information to the blocks 6, 7 and 13 memories. When the codes compared by the first comparison circuit 10 are different, a control signal is generated, which firstly passes through the OR 19 element and sets the first register 2 to the current coded value of the signal x (t), secondly, passes through the switch 20 into blocks Memories 6, 7 and 13, where appropriate information is recorded in them. The fourth counter 22 counts clock pulses. When it is overrun, the trigger 21 is set to the state corresponding to reading information from blocks 6, 7, and 13 of memory. Then, the sixth counter 26 is nullified. If the codes for the second comparison circuit 15 are equal, the control signal that passes through the switch 20 to the blocks 6, 7 and 13 of the memory is read, and the corresponding information is read from them. The device improves registration accuracy by more efficiently utilizing the capacity of the memory blocks. Claim 1. A device for recording single signals containing an analog-to-digital converter whose input is an input of a device and the output is connected to the first input of the first comparison circuit whose outputs are connected to the first inputs of the control unit and the first memory block, the second input of the first the memory unit is connected to the first inputs of the second and third memory blocks and the first output of the control unit, the second output of which is connected to the zero input of the first counter, the output of which is connected to the second input The third memory block, and the counting input with the first output of the pulse generator, the second, third and fourth outputs of the pulse generator are connected to the second input of the control unit and the counting inputs of the second and third counters, respectively, the output of the third counter is connected to the first input of the indicator, and the output the second counter with the first input of the second comparison circuit, the second input of which is connected to the zeroing input of the second counter and the output of the third memory block, and the output to the third input of the control unit, characterized in that To increase the accuracy of the device, it contains two registers, the information inputs of which are connected to the output of the analog-digital converter, and the control inputs to the second and third outputs of the control unit, respectively, a subtractor, the first input of which is connected to the output of the analog-digital converter, and the second input - with the second input of the first comparison circuit and the output of the first register accumulating an adder, whose information input is connected to the output of the subtractor, the output to the second input of the second memory block, and the control s input - to the second output blo99 ka control, and a signal reduction, first, second and third information, the control and timing inputs of which are connected to the output of the second register output. the first memory block, the output of the second memory block, the fourth output of the control unit and the fifth output of the pulse generator, respectively, and the output is connected to the second input of the indicator. 2. The device according to claim 1, wherein the control unit comprises a first switch, the first input of which is connected to the first input of the OR element and is the first input of the block, the second input is the third input of the block, and the output is the first output of the block The third input of the first switch is connected to the trigger output and is the fourth output of the block, and the zero input of the trigger is connected to the output of the fourth counter, the counting input of which is the second input of the block, the zero input of the fourth counter is connected to the single trigger input Pa, the second input of the OR element, the output of the switch and is the second output of the block, and the output of the OR element is the third output of the block. one . 1, about t l and 3. The device according to claim 4, that the block of the incoming signal comprises a second switch, the first input of which is the synchronization input of the block, the second input connected to the output of the third comparison circuit, and the output to the first input of the fifth and sixth counters, the second and third inputs of the second This counter is the first and second information inputs of the block respectively, and the output is the output of the block, the second input of the sixth counter is the control input of the block, and the output is connected to the first input of the third comparison circuit, the second input of which is a third information input unit. Sources of information taken into account in the examination 1. Hormon Connelly. A simple system for digitally recording data from a pulsed experiment to study the kinetics of chemical reactions. - Instruments for Scientific Research, 1972, No. 8.
2.Авторское свидетельство СССР № 858075, кл. G Об К 15/00, 1981 (прототип).2. USSR author's certificate number 858075, cl. G About K 15/00, 1981 (prototype).
ЕХEX
;;
мm
/Ь/ B
«"
/ V/ V
//
fyfy
//
1г1g
//
гg
ЖF
C4J C4J
/ ч/ h
//
II
//
4 «4J4 "4J
io i,io i,
ti/ is is /7 isti / is is / 7 is
ЬB