SU972589A1

SU972589A1 - Logic storage

Info

Publication number: SU972589A1
Application number: SU813266649A
Authority: SU
Inventors: Равиль Айнулович Бикташев; Николай Николаевич Варлинский; Владимир Никитич Волкогонов; Виктор Степанович Степанов
Original assignee: Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина)
Priority date: 1981-03-30
Filing date: 1981-03-30
Publication date: 1982-11-07

Description

(54) ЛОГИЧЕСКОЕ ЗАПОМИНМОЦЕЕ УСТРОЙСТВО(54) LOGICAL RECORDING DEVICE

1one

| Изобретение относитс к запоминаю- устройствам.| This invention relates to memory devices.

Известно логическое запоминающее устройство, содержащее дешифратор адреса , блок пам ти, соединенный информационными входами с выходами управл ющих логических блоков, регистр адреса , регистр слова, управл ющие шины1д .A logical memory is known that contains an address decoder, a memory block connected by information inputs to the outputs of control logic blocks, an address register, a word register, control buses1d.

Недостатком этого устройства вл етс невозможность выполнени операций кодировани -декодировани информации рекурентньи (сверточным) кодом с избыточностью 0,5.A disadvantage of this device is the impossibility of performing operations of encoding-decoding information of a recurrent (convolutional) code with a redundancy of 0.5.

. Наиболее близким техническим решением к изобретению вл етс логическое запоминающее устройство, содержащее модуль пам ти, состо щий из регистра адреса, соединенного с дешифратором адреса, выходы которого .подключены к входам матрицы пам ти, управл ющие логические блоки, элементы Н левого сдвига на один разр д, регистр слова, элементы И анализа состо ни регистра слова, элементы ИЛИ, триггер анализа содержимого регистра слова , управл ющие шины.. The closest technical solution to the invention is a logical memory containing a memory module consisting of an address register connected to an address decoder whose outputs are connected to the inputs of the memory matrix, the control logic blocks, the left shift elements H by one bit e, register of the word, elements AND analysis of the state of the register of the word, elements OR, trigger of the analysis of the contents of the register of the word, control buses.

Это устройство выполн ет логические операции, операции кодиройани декодировани информации циклическим .кодом С исправлением одной ошибки.This device performs logical operations, coding operations, decoding information using a cyclic code that corrects one error.

Kpcwe того, данное логическое запоминающее устройство может выпол-; н ть операцию кодировани -декодировани информации рекуррентным (свер5 точным) кодом с избыточностью 0,5. При этом исключаетс возможность размножени ошибок f2.Kpcwe addition, this logical storage device can execute; nto encode-decode information operation with a recurrent (super exact) code with a redundancy of 0.5. This eliminates the possibility of multiplying f2 errors.

Недостатком этого устройства вл етс низкое быстродействие при вы10 полнении операций кодировани -декодировани информации рекуррентным (сверточным) кодом с избыточностью 0,5.A disadvantage of this device is the low speed when executing the coding-decoding operations of the information with a recurrent (convolutional) code with a redundancy of 0.5.

Целью изобретени вл етс увеличение быстродействи при выполнении операций кодирова ни -декодировани информации рекуррентным (сверточным) кодом о избыточностью 0,5.The aim of the invention is to increase the speed when performing operations to encode or decode information with a recurrent (convolutional) code with a redundancy of 0.5.

20 Поставленна цель достигаетс тем, что в,логическое запоминающее устройство , содержащее накопитель, основной регистр числа, блок анализа инфор«1ации , логические блоки, элементы ИЛИ-, первую и вторую группы элементов И, причем информационные входы накопител подключены к выходам логических блоков, входы которых соединены с выходами элементов20 The goal is achieved by the fact that, in, a logical storage device containing an accumulator, a main register of a number, an information analysis unit, logical blocks, OR-elements, first and second groups of AND elements, and the information inputs of the accumulator are connected to the outputs of logical blocks, the inputs of which are connected to the outputs of the elements

ад; ИЛИ, одни из входов которых подключены к выходам элементов И первой и второй групп, выходы основного регис ра числа подключены ко входам блока анализа информации и к информационным входам элементов И первой группы .и элементов И второй группы, кроме последнего, управл ющие входы которых соединены с одними из управл ющих входов устройства, введены муль типлексор, первый и второй дешифраторы , первый второй и третий счетчи ки адреса,элементы И, триггеры,счетчик контрольных символов, дополнитель ный регистр числа и группы элементов И с третьей по седьмую, причем адресные входы накопител подключейы к выходам мультиплексора, информационные входы которого соединены с выходами счетчиков адреса, входы первого и второго дешифраторов подключены соответственно к выходам первого и третьего счетчиков адреса , выход первого элемента И подклю чен к первому входу первого триггера , выход которого соединен, с инфор мационным входом последнего элемента И второй группы, информационный вход второго элемента Н соединен с информационным входом первого эле мента И первой группы, управл юсций вход - с одним из управл ющих входо устройства, а выход - с входом второго триггера, выход которого соеди нен с первым входом третьего элемен та Н, выходы элементов И третьей и четвертой групп подключены к другим входам элементов ИЛИ, выходы до полнительного pef-ftcTpa числа соединены с информационными входами одни из элементов И третьей группы и с первыми информационными входами одних из элементов И четвертой группы выходы накопител подключены к информационным входам элвиентов И п т шестой и седьмой групп, выходы элементов п той группы соединены с одними из входов основного регистра числа, другие входы которого подклю чены к выходам элементов И шестой группы, а выходы - к вторым информационным входам элементов И четвер той группы, информационным входам других элементов И третьей группы и первым информационным входам элементов И четвертой группы, выходы элементов И седьмой группы соединены с входами дополнительного регист ра числа, управл ющие входы муль типлексора ,дешифраторов,первого и втоого элемен ов И, второй и третий ходы третьего элемента И, входы счетчиков адреса и счетчика контрол ных символов, второй вход первого триггера, управл ющие входы элементов И групп с третьей по седьмую в л ютс другими управл ющими входами устройства,выходами которого вл ютс выходы дешифраторов , счетчика числа ко трольных символов и третьего элемента Рекуррентные коды используютс л достоверности передааемой информации и позвол ют испавл ть пачки ошибок, возникаюих в результате воздействи помех З. Рекуррентный код с избыточностью О 5 представл ет собой последовательность кодовых символов, в которой информационные символы а чередуютс с контрольныГ1и символами q. Контрольные символы формируютс сложением по модулю двух информационныхсимволов по правилу;, °u-d,(,.a,i) d-dм))ЯCj-d -, J4-i)i i®«H dr4U,,,Vd); %н)®(,Мм)) г;;е d - шаг сложени или число испра-вл емых ошибок в информационной последовательности , j - 1,2,3... . Так как каждый информационный элемент участвует в Формировании двух контрольных элементов, а каждый контрольный элемент формируетс по двум информационнЕлм, то число контрольных элементов, передаваемых в канал св зи, будет равно числу информационных civABonoB , откуда избыточность кода равна 0,5. Контрольный символ передаетс в канал св зи вслед за информационным символом. Задержка проверочных символов относительно информационных обеспечивает возможность исправлени ошибок рекуррентным кодом. При приеме из канала св зи производитс декодирование информации. Возникшие в результате наличи помех ошибки исправл ютс в том случае,если было искажено не более 2d соседних кодовых символов(или d информационных). На фиг. 1 изображена структурна схема предлагаемого устройства; на фиг.2 - распределение пам ти логического запоминающего устройства по сегментам при декодировании. Логическое запоминающее устройство (фиг.1) содержит блок 1 анализа информации , п-разр дный накопитель 2, мультиплексор 3, первый 4, второй 5 и третий б счетчики адреса, соответствующие первому, второму и третьему сегментам пам ти, первый 7 и второй 8 дешифраторы, служащие соответственно дл дешифрации числа слоев и числа символов и п, логические блоки 9, элементы ИЛИ 10, первую 11 и вторую 12 группы элементов И, используемые соответственно при пр мой записи и первом сдвиге на один разр д, первые триггер 13 и элемент И 14, вторые элемент И 15 и Триггер 16, третий элемент И 17 третью 18 и четвертую 19 группы элементов И,используемые соответственно при правом сдвиге на d разр дов и образовании полинома ошибки, счет1чик 20 контрольных символов, регист J21 числа, дополнительна d-разр дный регистр 22 числа, п тую 23, шестую 24 и седьмую 25 группы элементов Л, используемые при в -аполнении суммирювани по модулю два и при прмом чтении из накопител 2, управл ющие входы и выходы устройства 26-59,hell; OR, one of the inputs of which are connected to the outputs of the elements of the first and second groups, the outputs of the main register of numbers are connected to the inputs of the information analysis block and to the information inputs of the elements of the first group and elements of the second group, except the last, whose control inputs are connected with one of the control inputs of the device, a multiplexer, first and second decoders, first second and third address counters, AND elements, triggers, counter of control characters, additional register of numbers and groups of elements AND with three entered Seventh through, the address inputs of the accumulator of the plug-in to the outputs of the multiplexer, whose information inputs are connected to the outputs of the address counters, the inputs of the first and second decoders are connected respectively to the outputs of the first and third counters of the address, the output of the first element I, connected to the first input of the first trigger, output which is connected to the information input of the last element AND of the second group, the information input of the second element H is connected to the information input of the first element AND of the first group, the control Inputs are input with one of the control inputs of the device, and the output with the input of the second trigger, the output of which is connected to the first input of the third element H, the outputs of the AND elements of the third and fourth groups are connected to the other inputs of the OR elements, the outputs of the additional pef- ftcTpa numbers are connected to information inputs one of the elements of the third group and with the first information inputs of one of the elements of the fourth group, the outputs of the accumulator are connected to the information inputs of elvents And n p the sixth and seventh groups, the outputs of the elements of the fifth group The control modules are connected to one of the main number register inputs, the other inputs of which are connected to the outputs of elements of the sixth group, and outputs to the second information inputs of elements of the fourth group, information inputs of other elements of the third group and the first information inputs of elements of the fourth group The outputs of the elements of the seventh group are connected to the inputs of the additional register of the number, the control inputs of the multiplexer, the decoders, the first and second elements AND, the second and third moves of the third element AND, the inputs of the counter the addresses and the counter of control characters, the second input of the first trigger, the control inputs of the third and seventh groups of the third to the seventh are the other control inputs of the device, the outputs of which are the outputs of the decoders, the counter of the number of control characters and the third element Recurrent codes are used the reliability of the transmitted information and allow the packet to be dropped out of errors resulting from the interference of the Z. Recurrent code with O 5 redundancy is a sequence of code symbols in which th information symbols and symbols are interleaved with kontrolnyG1i q. The control characters are formed by adding modulo two information characters by the rule ;, ° u-d, (,. a, i) d-dm)) ЯCj-d -, J4-i) i i® "H dr4U ,,, Vd); % n) ® (, Mm)) g ;; e d is the addition step or the number of corrected errors in the information sequence, j - 1,2,3 .... Since each information element participates in the formation of two control elements, and each control element is formed by two information elements, the number of control elements transmitted to the communication channel will be equal to the number of information civABonoB, from which the code redundancy is 0.5. The pilot symbol is transmitted to the communication channel following the information symbol. The delay of the verification symbols with respect to the information provides the possibility of correcting errors with a recurrent code. When received from a communication channel, information is decoded. Errors resulting from the presence of interference are corrected in the event that no more than 2d neighboring code symbols (or d information) have been distorted. FIG. 1 shows a block diagram of the proposed device; FIG. 2 shows the memory distribution of a logical storage device in segments during decoding. The logical storage device (Fig. 1) contains an information analysis unit 1, an n-bit storage device 2, a multiplexer 3, first 4, second 5 and third b address counters corresponding to the first, second and third memory segments, first 7 and second 8 decoders serving respectively to decipher the number of layers and the number of characters and n, logical blocks 9, elements OR 10, first 11 and second 12 groups of elements AND, used respectively for direct recording and first shift by one bit, first trigger 13 and element And 14, the second element And 15 and Triggge p 16, third element AND 17 third 18 and fourth 19 groups of elements AND, used respectively when right shifting by d bits and forming an error polynomial, counting 20 control symbols, registering J21 numbers, additional d-bit register 22 numbers, fifth 23, the sixth 24 and the seventh 25 groups of elements L, used when modulo-2 is added to the summation and when read from accumulator 2, the control inputs and outputs of device 26-59,

формационный вход j-ro элемента И 18 (где i-(n-d+1)-п) подключен к (j-n+d)-My выходу регистра 22, информационный вход К-го элемента И 18 (где K-:l-(n-d) подключен к (K+d)-му выходу регистра 21. Первый информационный вход -го элемента И 19 подключен к (j-n+dJ-My выходу регистра 22, первый информационный вход К-го элемента И 19 подключен к ()-мy выходу регистра 21., второй инфop Iaциoнный вход i-ro элемента И 19 (где i-1-n) подключен к j-му выходу регистра 21.formation input j-ro element And 18 (where i- (nn + 1) -n) is connected to (jn + d) -My register output 22, information input of the K-th element And 18 (where K-: l- (nd) is connected to (K + d) -th output of register 21. The first information input of the -th element AND 19 is connected to (j-n + dJ-My output of the register 22, the first information input of the K-th element And 19 is connected to the () -th output of the register 21., the second info -op Ia input of the i-ro element I 19 (where i-1-n) is connected to the j-th output of the register 21.

Пам ть распределена следующим образом (фиг.2) .The memory is distributed as follows (FIG. 2).

В чейках первого сегмента хран тс п-разр дные слова информационных символов. В чейках второго сегмента хран тс слова контрольных символов, формируемых при кодировани или слова проверочных символов, формируег ых при декодировании. В чейках третьего сегмента хран тс слова контрольных символов, прин тых при декодировании. Первый разр д пам ти вл етс старшим, т.е. пам ть заполн етс справа налево.The first segment stores the n-bit words of the information symbols. The cells of the second segment store the words of the control symbols generated when encoding or the words of the verification symbols formed during decoding. The cells of the third segment store the words of the control characters received during decoding. The first bit of memory is the highest, i.e. The memory is filled from right to left.

В качестве примера дл по снени работы логического запоминающего устройства рассмотрим реализацию вновь введенных операций.As an example to explain the operation of a logical storage device, consider the implementation of newly introduced operations.

Правый логический сдвиг на d разр дов.Right logical shift by d bits.

Рассмотрим эту операцию над содержимым 1 сегмента пам ти. В исходном состо нии на счетчиках 4 и 5 установлены адреса чеек и первого и второго сегментов накопител 2 соответственно. По сигналу на входе 59 содержимое чейки Л через элементы Н 24 заноситс в регистр 21. После чего значение счетчика 4 увеличиваетс на единицу подачей сигнала на вход 27 и содержимое старших (1-d) разр дов чейки сигналу на входе 41 через элементы И 25 заноситс в регистр 22. По сигналу на входе 47 через элементы И 18 производитс запись содержимого d разр дов регистра 22 и (n-(d+1)) младших разр дов регистра 21 в чейку пам ти адресу, установленному на счетчике 7.Consider this operation on the contents of 1 memory segment. In the initial state, the counters 4 and 5 contain the addresses of the cells and the first and second segments of accumulator 2, respectively. On a signal at input 59, the contents of cell L through elements H 24 are entered into register 21. Then the value of counter 4 is increased by one by applying a signal to input 27 and the contents of the higher (1-d) bits of the cell at input 41 through elements 25 register 22. The signal at the input 47 through the elements And 18 records the contents of the d bits of the register 22 and (n- (d + 1)) of the lower bits of the register 21 in the memory cell address set on the counter 7.

Образование полинома ошибки.The formation of the error polynomial.

Информаци , над которой производис указанна операци , расположенаThe information above which the specified operation is located is located

во втором сегменте, а результат операции поме1даетс в третий сегмент накопител 2. В исходном состо нии на счетчиках 5 и 6 установлены адреса чеек В.- и Cj второго и третьего сегментов соответственно. В регистре 21 находитс операнд X, считанный по адресу Ej, установленнсму на счетчике 5, а в регистре 22 находитс d старших разр дов операнда Y, считанного по адресу . счетчика 5, увеличенного на единицу. По сигналу на входе 48 производитс логическое умножение на элементах И 19 d разр дов операнда Y и (n-d+IJ младших 5 разр дов операнда X на п разр дов операнда X. Под действием сигналов на входах 50-53 результат записываетс в чейку Cj третьего сегмента накопител 2 по адресу, установленнсму на счетчике 6.in the second segment, and the result of the operation is placed in the third segment of accumulator 2. In the initial state, the counters 5 and 6 set the addresses of the cells B. - and Cj of the second and third segments, respectively. In register 21 is the operand X, read at address Ej, set at counter 5, and in register 22, there are d most significant bits of operand Y, read at address. counter 5, increased by one. The signal at input 48 produces a logical multiplication of AND 19 d bits of operand Y and (n-d + IJ of the lower 5 bits of operand X by n bits of operand X. Under the influence of signals at inputs 50-53, the result is written into the cell Cj the third segment of the drive 2 at the address set on the counter 6.

00

Сумма по модулю два,Modulo two

В исходном состо нии операнд X. считанный из чейки А первого сегмента находитс на регистре 21, а операнд Y - в чейке В ; второго In the initial state, operand X. read from cell A of the first segment is on register 21, and operand Y is in cell B; second

5 сегмента накопител 2. По сигналу на входе 49 операнд Y, считанный из чейки BK, , подаетс на счетные входы регистра 21 через элементы И 23, в результате чего в регистре 21 уста0 навливаетс код, значение которого равно сумме по модулю два между операндами X и Y. Результат по сигналам на входах 45 и 50-53 записываетс в чейку пам ти.5 segments of accumulator 2. By the signal at input 49, the operand Y, read from the BK cell, is fed to the counting inputs of register 21 through AND 23 elements, as a result of which register 21 is installed a code whose value is equal to the sum modulo two between the operands X and Y. The result from the signals at inputs 45 and 50-53 is recorded in the memory location.

5five

Преимущество предлагаемого устройства заключаетс в том, что операци логического сдвига на d разр дов производитс в п раз, операци суммы по модулю два приМерно в 5 раз, The advantage of the proposed device is that the logical shift by d bits is performed n times, the modulo two operation is about 5 times,

0 операци проверки логического услови - в 7 раз, операци установки адреса сегмента - в 2 раза быстрее, чам в известной. Это позвол ет производить кодирование и декодирование информации примерно в (0,4Бп-«5 + 2,3) раза быстрее по сравнению с известным. Кроме того, расширена область применени устройства за счет введени схем, позвол ющих производить преобразовани последо0 вательного кода в параллельный и обратно.0 the operation of checking the logical condition is 7 times, the operation of setting the address of the segment is 2 times faster than in the known one. This allows the encoding and decoding of information to be about (0.4Bp-5 + 2.3) times faster than the known. In addition, the field of application of the device has been expanded by introducing schemes that allow conversion of a serial code to a parallel one and vice versa.

Claims

1. USSR author's certificate number 477646, cl. G 11 C 15/00, 1974.

2. Author's testimony of the USSR № 524224, cl. G 11 C 11/00, 1975 (prototype).

3. Shl pobersky V.I. Fundamentals of technology for the transmission of discrete messages. M., Link, 1973, pp.71-90.

fe.

sl

5% 5555%%

to

Ljiij

hr

oo oh oh oh oh oh

about

// epf6 / ff ceg / fe /// 7f

ff / TTffjOfftf

T / oemt / i / segment /// 7

f / f.Z