Claims (3)
15 матрицы, а первые входы вычислительных чеек первого столбца матрицы вл ютс первыми входами устройства, выходы вычислительных чеек |каждой строки матрицы соединены соот20 вественно с вторыми входами вычислительных чеек и последующей стро-. ки тех же столбцов матрицы, вто{ ле :входы вычислительных чеек .первой |строки матрицы вл ютс вторыми вхо25 ДШ4И устройства; .третьи выходы вычислительных чеек каждой строки матри:цц соединены cooTBefcTBeHHo с третьими входами вычислительных чеек прс|ледук цей строки последующих столб30 ;цов матрицы, третьи вычислительных чеек первой строки матрицы вл ютс третьими входами устройства третьи входы вычислительных чеек первого столбца матрицы вл ютс четвертыми входами устройства, а третьи выходы вычислительных чеек последнего столбца и последней строки матрицы вл ютс первш-та: выходами ,устройства, четвертые выходы вычислительных чеек каждой строки матрицы соединены соответственно с четвер тыми входами предыдущих вычислительных чеек той же строки матрицы, чет вертые выходы вычислительных чеек первого столбца матрицы вл ютс вторыми выходами устройства, а четве тые входы вы:чиолительнЬ1х чеек после него столбца матрицы вл ютс п тыми вхсэдами устройства f3. Данное устройство позвол ет выпол н ть лишь .операцию перемножени двоичных операндов в пр мых кодах. Цель изобретени - расширение области применени устройства за счет возможности использовани как пр мьЫ: так и обратных-кодов входных операндов . i Указанна цель достигаетс тем, что в матричном устройстве дл умножени , содержащем матрицу вычислительных чеек, кажда из которых содержит элемент, И и одноразр дный сум матор, причем первый- и второй входы вычислительной чейки соединены соответственно с первым и вторым входа ми элемента И, первый и второй входы вычислительной чейки соединены с первым и вторым выходшли вычислительной чейки соответственно, выход элемента И соединен с первым входом одноразр дного сумматора, тре тий и четвертый входы вьгч:и ел и тельной чейки соединены соответственно с вторым и третьим входами одноразр дного сумматора, выход суммы кфгорого соединен с третьим выходом вычислительной чейки, а выход переноса соединен с четвертым выходом вычисли тельной чейки, причем первые выходы вычислительных чеек каждой строки матрицы соединейы с первыми входами последующих вычислительных чеек той же строки матрицы-, первые входы вычислительных чеек первого столбца матрицы ззл ютс входами множител устройства, вторые входы вычислитель ных чеек первой строки матрицы вл ютс входами множимого устройства, третьи входы вычислительных чеек , первой строки матрицы вл ютс входа ми нулевого значени устройства, а третьи выхода вычислительных чеек последней сшроки матрицы вл ютс выходами устройства, четвертые выходы вычислительных чеек каждой стро ки матриц соединены последовательно с четвертыми- в-хо; ами предыдущих вычислительных чеек той же строки мат рицы, вторые выходы вычислительных чеек каждой строки матрицы соединены соответственно с вторыми входами вычислительных чеек последующих строк последующих столбцов матрицы , а вторые вЫходы вычислительных чеек последнего столбца матрицы соединены с вторыми, входами вычислительных чеек первого столбца последующих строк матрицы, третьи выходы вычислительных чеек каждой строки матрицы соединены соответственно с третьими входсши вычислительных чег ек последующей строки тех же столбцов матрицы, четвертые выходы вычислитейных чеек первого столбца каждой строки Матрицы соединены с четвертыми входами вычислительных чеек последнего столбца той же. строки матрицы. На фиг. 1 представлена блоксхема устройства; на фиг. 2 - блоксхема вычислительной чейки. Устройство содержит матрицу вычислительных чеек 1, входы 2-4, выходы 5. Кажда вычислительна чейка 1 содержит одноразр дный сумматор 6 и элемент И 7. Первые выходы вычислительных чеек 1 каждой строки матрицы соединены с первыми входами последующих вычислительных чеек 1 той же строки матрицы, первые входы вычислительных чеек 1 первого столбца матрицы вл ютс входалш 2 устройства , вторые выходы вычислительных чеек 1 каждой строки матрицы соединены соответственно с вторыми входа- Mit вычислительных чеек 1 последующих строк последующих столбцов матрицы , вторые входы вычислительных чеек 1 первой строки матрицы вл ютс входами 3 устройства, вторые выходы вычислительных чеек 1 последнего столбца матрицы соединены с вторыми входами вычислительных чеек 1 первого столбца последующих строк матрицы , третьи выходы вычислительных чеек 1 каждой строки матрицы соединены соответственно с третьими входами вычислительных чеек 1 последующей строки тех же столбцов матрицы, третьи входы вычислительных чеек 1 первой строки матрицы вл ютс входами 4 устройства, третьи выходы вычислительньЬс чеек 1 последней стро- ки матрицы вл ютс выходами 5 устройства , четвертые выходы вычислйте ьных чеек 1 ка}кдой строки матрицы соединены с четвертыми входами предьиу- щих- вычислительных чеек 1 той же строки матрицы, четвертЕое выходы вычислительных чеек Г первого столбца каждой строки матрицы соединены с четвертыми входгми вычислительных чеек 1 последнего столбца тех же строк матрицы. Первый и второй входы вычислительной чейки 1 соединены соответственно с первым и вторым входами элемента И 7, выход которого соединен с первым из входов одноразр дного сумматора б, третий и четвертый вхо ды вычислительной чейки 1 соединен соответственно с вторым и третьим входами одноразр дного cyNBiaTopa 6, выход суммы которого соединен с тре тьим выходом вычислительной чейки а выход переноса соединен с четвертым выходом вычислительной чейки 1 Число вычислительных чеек в каж дои строке матрицы и число строк ус ройства определ ютс как in, где m разр дность множимого и множител . Кратко изложим алгоритм перемнож ни двоичных операндов в обратных кодах с не вной коррекцией произве дени , который используетс в устройстве . Пер емножение двоичных операндов в oбpflтныx кодах. Представление двоичных операндов в обратных,кодах необходимо дл выполнени опергщии умножени отрицательных двоичных операндов. Представление отрицательных двои ных операндов в обратном коде имеет f,. (1.2 Г- ,а, г-Г./а где m - раз1 дность операндов, /а|модуль двоичного операнда. Произведение двух отрицательных двоичных операндов есть псевдопроиз ведение fa-- V- b --rt/;(%2--0/ Дл получени прааильного резуль тата в процессе выполнени умножени выполн етс коррекци , т.е. к псевдопроизведению прибавл етс выражение , -Г(2 - а-)- - (2 - (2 - 2- |с I . При умножении двоичных операндов в обратных кодах в устройстве за . счет соответствующих внутриматричны соединений коррекци выполн етс не вно в процессе умножени i резуль тат получаетс в овратнсж коде. Пример. Множимое 1. 1101011111 -5 Ино ситель 1. 0100011111 -23 Состо ние 1 1 1101011111 выходов О 0000000000 выходов 1 1111010111 элементов О 0000000000 О 0000000000 и каждой О OOOOOOOOQO . О 0000000000., roiiiiiliio строки 01011111111 матрицы. 10101111111 35 з2 1 101011111J О 0001110011 + 115 1024 Перемножение двоичных операндов в пр мых кодах,Так как представление положительных двоичных операндов в обратном коде совпадает с их представлением в пр мом коде, операци йыполн етс вышеуказанным способам. Операци умножени двоичных операндов с разными знаками, представленных в обратных кодах, выполн етс аналогичным образом. Устройство работает следующим образом . При выполнении операции умножени двоичных т-разргщных операндов в обратных кодах от старших разр дов множител на входы 2 устройства поступают разр ды множител , причем знаковый разр д множител поступает .на первый вход вычислительной чейки 1 первой строки первого столбца матрицы, на последующие (m-l) первых входов вычислительных чеек 1 последумдих строк первого столбца матрисщ поступают разр ды множител в пор дке убывани их весов. На входы 3 устройства поступают разр}вды множимого , причем знаковый разр д множимого поступает на ВТОРОЙ вход вычислительной чейки 1 первой строки первого столбца матрицы, (m-l) разр дов множимого поступают на вторые входы 2 вычислительных чеек 1 первой строки последукнцих столбцов матрицы в пор дке убывани их весов. При этом диапазон изменени кодов множимого и множител ограничиваетс разр дагли кода произведени . Ыа входы 4 устройства подаетс код О. Элементы И 7 вычислительных чеек 1 первой строки матрицы фррмируют частичное произведение старшего разр да множител на множимое. Одноразр дные сумматоры б вычислительных чеек 1 кгшдой строки матрицы производ т суммирование частичных произведений. Окончательный результат операции - произ ведение в обратном коде с разр дностью m формируетс на выходах сумм одноразр дных .сумматоров б вычислительных чеек 1 последней строки матрицы , вл кицихс выходами 5 устройства . Выполнение операции умножени т-раэр дных двоичных операндов в пр мых кодах от старших разр дов множител выполн етс аналогичныл образом , так как представление положительного числа в обратном коде совпадает с его представлением в пр мом коде. Таким ббразом, пре; агаемое устройство обладает расширенной областью применени по сравнению с известным и позвол ет произвести не вную коррёкцию результата в процессе умножени . Формула изобретени Матричное устройство дл умножени ;содержащее магрицу вычислительных йчеек, казэда из которых содержит элемент И и одноразр дный сумматор, причем первый и второй входы вычислительной чейки соединены соответст венно с первым и вторым входами элемента И, первый и второй входы вычис лительйой чейки соединены с первым и вторым выходами вычислительной че ки соответственно, выход элемента И соединен с первым входом однораэр д ного сумматора, третий и четвертый :входы вычислительной чейки соединены соответственно с вторым и третьим входами одноразр дного сумматора, вы ход суммы которого соединен с третьи Iвыходом вычислительной чейки, .а выход переноса соединен с четвертым выходом вычислительной чейки, причем первые.ВЫХОДЫ вычислительных че ек каждой строки матрицы соединены с первыми входами последующих вычислительных чеек той же строки матриц первые входы вычислительных чеек InepBoro столбца матрицы вл ютс входами множител устройства, вторы входы вычислительных чеек первой строки матрицы вл ютсй входами мно жимого устройства, третьи входы .вычислительных чеек первой строки матрицы вл ютс входагли нулевого значени .устройства, а третьи вькоды вычислительных чеек последней строки матрицы вл ютс выходами15, and the first inputs of the computational cells of the first column of the matrix are the first inputs of the device, the outputs of the computational cells of each row of the matrix are connected respectively to the second inputs of the computational cells and the subsequent construction. the same matrix columns, second {le: the inputs of the computational cells of the first | row of the matrix, are the second inputs of the device; The third outputs of the computational cells of each row are matrices: tsc cooTBefcTBeHHo are connected to the third inputs of the computational cells at the next row of columns, the third computation cells of the first row of the matrix are the third inputs of the first column of the matrix are the fourth inputs devices, and the third outputs of the computational cells of the last column and the last row of the matrix are the first: outputs, devices, fourth outputs of the computational cells of each row The matrices are connected respectively to the fourth inputs of the previous computational cells of the same row of the matrix, the fourth outputs of the computational cells of the first column of the matrix are the second outputs of the device, and the fourth inputs are the following: the matrix columns are the fifth inputs of the f3 device. This device allows only the operation of multiplying binary operands in direct codes. The purpose of the invention is to expand the field of application of the device due to the possibility of using both direct and reverse codes of input operands. i This goal is achieved by the fact that in a matrix multiplier, containing a matrix of computational cells, each of which contains an element, AND, and a one-bit sum matrix, the first and second inputs of the computational cell, respectively, the first and second inputs of the computational cell are connected to the first and second outputs of the computational cell, respectively, the output of the AND element is connected to the first input of the one-bit adder, the third and fourth inputs of the switching cell: they are connected respectively to the second and third inputs of a one-bit adder, the output of the sum is connected to the third output of the computational cell, and the transfer output is connected to the fourth output of the computational cell, with the first outputs of the computational cells of each row of the connection matrix with the first inputs of the subsequent computational cells of the same line matrices, the first inputs of the computational cells of the first column of the matrix are the inputs of the multipliers of the device, the second inputs of the computational cells of the first row of the matrix are the input E multiplicand device, the third inputs of computational cells of the first row of the matrix are zero value E input device, and the third output of the last computational cells are sshroki matrix device outputs, outputs a fourth computational cells each tup ki matrices are connected in series with a chetvertymi- ho; The previous computational cells of the same row of the matrix, the second outputs of the computational cells of each row of the matrix are connected respectively to the second inputs of the computational cells of the next rows of subsequent columns of the matrix, and the second outputs of the computational cells of the last column of the matrix are connected to the second, inputs of the computational cells of the first column of the subsequent rows of the matrix , the third outputs of the computational cells of each row of the matrix are connected respectively to the third inputs of the computational circuits of the subsequent line m The same columns of the matrix, the fourth outputs of the computational cells of the first column of each row of the Matrix are connected to the fourth inputs of the computational cells of the last column of the same. matrix rows. FIG. 1 shows the block diagram of the device; in fig. 2 - computational cell block scheme. The device contains a matrix of computational cells 1, inputs 2-4, and outputs 5. Each computational unit 1 contains a one-digit adder 6 and element 7. The first outputs of computational cells 1 of each row of the matrix are connected to the first inputs of subsequent computational cells 1 of the same row of matrix, The first inputs of the computational cells 1 of the first column of the matrix are 2 devices, the second outputs of the computational cells 1 of each row of the matrix are connected respectively to the second inputs; Mit of the computational cells 1 of the subsequent lines of the next their matrix columns, the second inputs of the computational cells 1 of the first row of the matrix are the inputs 3 of the device, the second outputs of the computational cells 1 of the last column of the matrix are connected to the second inputs of the computational cells of the first column of the subsequent rows of the matrix, the third outputs of the computational cells 1 of each row of the matrix are connected respectively to the third inputs of the computational cells 1 of the next row of the same columns of the matrix, the third inputs of the computational cells 1 of the first row of the matrix are the inputs of 4 devices, the third output The compute cells 1 of the last row of the matrix are outputs 5 of the device, the fourth exits calculate cells of 1 ka} and the rows of the matrix are connected to the fourth inputs of the previous computational cells of the first row of the matrix of the first column of each The rows of the matrix are connected to the fourth inputs of computational cells 1 of the last column of the same rows of the matrix. The first and second inputs of computational cell 1 are connected respectively to the first and second inputs of element I 7, the output of which is connected to the first of the inputs of the one-bit adder b, the third and fourth inputs of the computational cell 1 are connected respectively to the second and third inputs of the single-digit cyNBiaTopa 6, the output of the sum of which is connected to the third output of the computational cell and the transfer output connected to the fourth output of computational cell 1 The number of computational cells in each row of the matrix and the number of device lines are defined as in, where m is the multiplier and multiplier. We briefly describe the algorithm of the multiply or binary operands in reverse codes with an implicit correction of the product used in the device. The multiplication of binary operands in obfpltnyh codes. The representation of binary operands in inverse codes is necessary for performing multiplication of negative binary operands. The representation of negative binary operands in the reverse code has f ,. (1.2 Г-, а, г-Г. / А where m is the operand width, / а | modulus of the binary operand. The product of two negative binary operands is the pseudo-production fa-- V- b --rt /; (% 2- -0 / In order to get the correct result in the multiplication process, a correction is performed, i.e., the expression, -G (2 - a -) - - (2 - (2 - 2- | c I) is added to the pseudoproduction binary operands in the reverse codes in the device, due to the corresponding intra-matrix connections, the correction is performed implicitly in the multiplication process, and the result is obtained in the spin code. Multiplicable 1. 1101011111 -5 Foreign agent 1. 0100011111 -23 State 1 1 1101011111 outputs About 0000000000 outputs 1 1111010111 elements About 0000000000 About 0000000000 and each About OOOOOOOOQO. About 0000000000., roiiiiiiiliio matrix 01011111111 010111111111111111111111111111111111111111111111111111111111111111111101110111011101110101010101010101010111 0001110011 + 115 1024 Multiplication of binary operands in direct codes, Since the representation of positive binary operands in the return code coincides with their representation in the forward code, the operation is performed by the above methods. The multiply operation of binary operands with different signs represented in inverse codes is performed in a similar way. The device works as follows. When performing the operation of multiplying binary t-operand operands in reverse codes from the higher multiples of the multiplier, multipliers are fed to the inputs 2 of the device, and the significant multiplier goes to the first input of the computational cell 1 of the first row of the first column of the matrix, to the subsequent (ml) The first inputs of the computational cells of the 1 st rows of the first column of the matrix come in multipliers in order of decreasing of their weights. The inputs of the device 3 receive bits of the multiplicand, the sign bit of the multiplicand arrives at the SECOND input of the computational cell 1 of the first row of the first column of the matrix, (ml) of the bits of the multiplicand enters the second input of 2 computational cells of the first row of the subsequent columns of the matrix in order decreasing their weights. In this case, the range of variation of the multiplier and multiplier codes is limited to the discharge of the product code. The inputs 4 of the device are supplied with the code O. The elements AND 7 of the computational cells 1 of the first row of the matrix form a partial product of the higher order multiplier. One-digit adders of computational cells of the 1 kgsth row of the matrix produce summation of partial products. The final result of the operation — the product in the reverse code with a size m is formed at the outputs of the sums of one-digit accumulators of the computational cells 1 of the last row of the matrix, which is the output of the device 5. The operation of multiplying t-parallel binary operands in forward codes from higher-order multipliers is performed in the same way, since the representation of a positive number in the reverse code coincides with its representation in the forward code. Thus, pre; The charger device has an expanded scope of application in comparison with the known one and allows making an implicit correction of the result in the multiplication process. The Matrix multiplying device containing a matrix of computational cells, the casadas of which contains an AND element and a one-bit adder, the first and second inputs of the computational cell being connected respectively to the first and second inputs of the AND element, the first and second inputs of the computing cell are connected to the first and second outputs of the computing chip, respectively, the output of the element I is connected to the first input of a single-ram adder, the third and fourth: the inputs of the computing cell are connected respectively with the second and third inputs of a single-digit adder, the output of the sum of which is connected to the third I output of the computational cell. And the transfer output is connected to the fourth output of the computational cell, the first ones. The INPUTS of the computational checks of each row of the matrix are connected to the first inputs of subsequent computational cells of the same matrix rows are the first inputs of the InepBoro computational cells of the matrix column are the inputs of the device multiplier, the second inputs of the computational cells of the first row of the matrix are the inputs of a multiplier device, the third Inputs .vychislitelnyh cell lines of the first matrix are zero value vhodagli Devices, and others vkody computational cells of the last row of the matrix are output
jJ- U ДjJ- U D
J ii . устройства, четвертые выходы вычисительных чеек каждой строки матрицы соединены последовательно с четвертъал1 входами прбдьюущих вычислительных чеек той же строки матрицы, отличающеес тем, что, с целью расширени области применени устройства за счет как пр мых, так и обратных кодов входных операндов вторые выходы вычислительных чеек каждой строки матрицы соединены соответственно с вторыми входами вычислительных чеек последуюпщх строк последуштх столбцов матрицы, а вторые выходы вычислительных чеек последнего , тупают разр дысоединены с вторыми входами вычислительных чеек. первого столбца последующих строк матрицы, третьи выходы вычислительных чеек каждой ,строки матрицы сое динены соответствённо с третьими входами вычислительных чеек последук цей строки тех же столбцов матрицы, четвертые выходы вычислительных чеек первого стсхпбца каждой строки матрицы соединены с четвертыми входами вычислительных чеек последнего столбца той же строки матрищл. Источники информации, прин тые во внимание при экспертизе 1.Карцев М.А. Арифметика ЦИФРОВЫХ мамин. М., Наука, 1969, с. 448. J ii. devices, the fourth outputs of the computational cells of each row of the matrix are connected in series with the quarter1 inputs of the next computational cells of the same row of the matrix, characterized in that, in order to expand the field of application of the device due to both forward and reverse codes of input operands, the second outputs of the computational cells of each the rows of the matrix are connected, respectively, with the second inputs of the computational cells of the subsequent rows of the columns of the matrix, and the second outputs of the computational cells of the latter are blunt Connected to the second inputs of the computational cells. the first column of the next rows of the matrix, the third outputs of the computational cells of each, the rows of the matrix are connected to the third inputs of the computational cells of the last row of the same columns of the matrix, the fourth outputs of the computational cells of the first column of each row of the matrix are connected to the fourth inputs of the computational cells of the last column of the same row matryshl. Sources of information taken into account in the examination 1.Kartsev MA Arithmetic DIGITAL MUMIN. M., Science, 1969, p. 448.
2.Gehwei ler wn 1 lam F. eta. CMOS/SOS correlator and muttlpller. Proc IEEE Nat. Aerospace and Elect ron. Couf (NAECON , Dayton, ig pp. 252-259.° , 2. Gehwei ler wn 1 lam F. eta. CMOS / SOS correlator and muttlpller. Proc IEEE Nat. Aerospace and Elect ron. Couf (NAECON, Dayton, ig pp. 252-259. °,
3.Карцев М.А. Арифметика цифровьк машин. М., Наука, 1969,с. 438 (прототип). 3.Kartsev M.A. Digital arithmetic machines. M., Science, 1969, p. 438 (prototype).