SU962857A1

SU962857A1 - Apparatus for two-coordinate program control

Info

Publication number: SU962857A1
Application number: SU813278692A
Authority: SU
Inventors: Владимир Львович Кошкин; Александр Иванович Лапандин
Original assignee: Предприятие П/Я В-2190
Priority date: 1981-01-16
Filing date: 1981-01-16
Publication date: 1982-09-30

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах чисг левого программного управлени (ЧПУ) станками.The invention relates to automation and computing and can be used in the systems of left-hand software control (CNC) machine tools.

Известно устройство дл програм- . много управлени , содержащее блок Зсшани скорости, импульсный датчик и по каждой координате счетчик импульсов и последовательно соединенные счетчик, блок ключей и сумматор, выход которого подключен к управл ющему входу другой координаты 1.A device for software is known. a lot of controls containing a speed control unit, a pulse sensor and, for each coordinate, a pulse counter and a serially connected counter, a key block and an adder, the output of which is connected to the control input of the other coordinate 1.

Недостатком такого устройства влйетс то, что изменени величин приращени при линейной интерпол ции и величин радиуса при круговой интерпол ции приходитс учитывать при задании скорости в блоке задани скорости подачи. При этом в случае малых величин приращений и большой разр дности интерпол торов устройство должно работать на частотах, превышающих в 2-К раз заданную выходную частоту (К - число нулевых разр дов интерпол тора, следуюишх за старшим значащим разр дом). При числе двоичных разр дов ,,что приблизительно соответствует дес тичной величине Ю, число К можетThe disadvantage of such a device is that changes in increment values during linear interpolation and radius values in circular interpolation must be taken into account when setting the speed in the task unit for the feed rate. In this case, in the case of small increments and large interpolator sizes, the device should operate at frequencies exceeding 2-K times the specified output frequency (K is the number of zero bits of the interpolator following the most significant bit). When the number of binary digits, which approximately corresponds to the decimal value of

достигать 23, т.е. частота работы интегратора.должна в 2 раз превышать выходную частоту устройства.reach 23, i.e. the frequency of operation of the integrator. must be 2 times the output frequency of the device.

ПерехЪд систем ЧПУ на работу с ценой отсчета (импульса) 0,001 мм-с одновременным повышением выходной частоты до 200000 - 500000 Гц делает пр мое использование такого известного решени невозможным, так как/ Moving the CNC systems to work at a cost of a reference (pulse) of 0.001 mm — while simultaneously increasing the output frequency to 200,000–500,000 Hz makes direct use of such a well-known solution impossible, since /

10 в этом случае тактова частота должна была бы составить (200000-500000) , что обеспечить невозможно.10 in this case, the clock frequency would have to be (200000-500000), which cannot be ensured.

Известны устройства, позвол ющие снизить тактовую частоту интерпол 15 торов, работающих по принципу цифрового дифференциального ансшизатора (ЦДА). Так, в одном из них используетс задаваемое в программе кодирование множител , который открыва20 ет ключ переноса со старшего значаtuefo разр да 2 .Devices are known that can reduce the clock frequency of interpol 15 tori operating on the principle of a digital differential antshizator (CDA). So, in one of them, the multiplier coding specified in the program is used, which opens20 the transfer key from the leading value of bit 2.

Однако известное устройство сильно усложн ет программирование, так как возникает необходимость расчета However, the known device greatly complicates programming, as it becomes necessary to calculate

25 и задани в программе соответствующего множител , что особенно усложн етс при работе в двоичном коде и, кроме того, требует значительного объема электронного оборудовани t 25 and assignments in the program of the corresponding multiplier, which is especially difficult when working in binary code and, moreover, requires a significant amount of electronic equipment t

30 ключи отбора, сборки выходов, опер тивна и промежуточна пам ть множи телей. KIоме того, в режиме кругово интерпол ции такое решение не всегд приемлемо, так как значени подинтег ральной функции в этом режиме мен ютс и предварительно рассчитанные соотношени , заданные в программе, могут быть нарушены. Известное устройство с интерпол ризаторами с автоматическим выделением переноса из старшего значащего разр да благодар использованию схе мы определени ста1дшего значащего разр да приращений, включеиощей пв ренос из соответствующих разр дов / с одновременной блокировкой ключей переноса всех маадших разр дов интеграторов всех координат интерпол тора 3 . Недостатком данного решени вл етс его высока сложность, привод ща к возрастанию объемов электронного оборудовани в показатель .ной степени при возрастании числа одновременно работающих координат и числа разр дов интегратора и пониженное быстродействие из-за возникновени больших задержек в громоздкой комбинационной логике, причем объем электронного оборудовани этих схем может значительно превышать объем основного оборудовани интеграторов. Известно также устройство, основанное на последовательном запоминании всех переносов, врзникающих при суммировании значений подынтегральной функции в ЦДА каждой коорди наты с последующим сбросом каждого заполненного переноса любой единице более старшего разр да подынтеграль ной функции и стробированием состо ни триггеров запоминани переноса последним тактом импульсов управлени поразр дным сложением 4. Однако указанное устройство, обл да функциональной полнотой и простотой технической реализации, может быть применено только в ЦДЛ последо вательного действи . Но на ЦДА посл . довательного действи невозможно построить интерпол торы с быстродей ствием более 45-50 кГц при числе дв ичных разр дов 24. Следовательно, в перспективных разработках это техни ческое решение использовано быть не может. Наиболее близким техническим решением к предлагаемому, вл етс ре шение, основанное на одновременной нормализации величин подынтегрально функции il в цепи обратной св зи кр гового интерпол тора, построенного на ЦДА. Устройство содержит генератор тактовой частоты, к выходу кото рого подключен управл ющим входом первый ключ, информационный вход ко торого подключен к выходу элемента И через первый элемент НЕ, и по каждой координате первый блок ключей и последовательно соединенный второй блок ключей, первый накапливающий сумматор и счетчик, выход которого подключен к соответствующему входу элемента И, а управл ющие входы вторых блоков ключей каждой координаты соединены с выходом первого ключа. Кроме того, устройство содержит блок переключени режимов, генератор импульсов, последовательно соединенные элемент ИЛИ, второй элемент НЕ и второй ключ, а по каждой координате - первый регистр сдвига и последовательно соединенные второй регистр сдвига, третий блок ключей и второй накапливающий сумматор, подключенный выходом - к информационному входу второго блока ключей данной координаты, причем в каждой.координате выход первого блока ключей соединен с входом второго накапливающего сумматора, информационный вход - с выходом блока переключени режимов через первый регистр сдвига данной координаты, а управл ющий вход - с выходом первого накапливающего сумматора другой координаты , управл ющий вход второго ключа подсоединен к выходу генератора импульсов , выход - к управл ющим входам первого и второго регистров сдвига каждой координаты, а входы элемента ИЛИ - к выходам вторых регистров сдвига каждой координаты. Причем элементы - первый генератор, первый ключ, первый элемент НЕ совместно с элементом И - предсгавл ют собой блок задани скорости, счетчики часть схемы центрального управлени , а именно схему определени окончани отработки перемещени . Элемент ИЛИ, второй элемент НЕ , второй ключ, генератор и блок переключени режимов обобщенно представл ют собой коммутатор сигналов обратной св зи 5. , Недостатком известного устройства вл етс то, что в процессе отработки окружности возможно уменьшение быстродействи в два раза, так как не исключен случай, при котором в процессе отработки дуги окружности исчезнут единицы в старших значащих разр дах регистров (реверсивных счетчиков ) подынтегральныхфункций. Кроме того, не исключена Jc:итyaци переполнени счетчика подынтегральной функции, считающей сигналы обратной св зи в плюс, что может привести ю. искажению траектории. Цель изобретени - повышение точности и быстродействи устройства с круговым интерпол тором, построенным на ЦДА. Поставленна цель достигаетс тем, что в устройство дл двухкоординатного програ Ф1Ного управлени , содержащее коммутатор, последовательно соединенные блок центрального управлени ,- блок ввода програ 1мы, блок задани скорости, блок формировани выходных сигналов и блок управлени координатными приводами, н дп каждой координаты - последовательно соединенные регистр сдвига, реверсивный счетчик, комбинационный сумматор и буферный регистр, второй и третий выходы блока ввода программы подключены к соответствующим вторым входам30 keys for selection, assembly of outputs, operative and intermediate memory of multipliers. Moreover, in the circular interpolation mode, this solution is not always acceptable, since the values of the integrand function in this mode change and the previously calculated relations specified in the program can be violated. The known device with interpolizers with automatic selection of the transfer from the most significant bit by using the scheme of determining the most significant bit of increments, including the power of the corresponding bits / with simultaneous blocking of the transfer keys of all the most bits of the integrators of all coordinates of the interpolator 3. The disadvantage of this solution is its high complexity, leading to an increase in the volume of electronic equipment in the exponent with an increase in the number of simultaneously working coordinates and the number of bits of the integrator and reduced performance due to large delays in cumbersome combinational logic, and the volume of electronic equipment these schemes can significantly exceed the volume of the main equipment of the integrators. It is also known a device based on the sequential memorization of all transfers, which are summed up by the values of the integrand in the CDA of each coordinate, followed by a reset of each complete transfer to any unit of the higher rank of the integrand function and gating the state of triggering triggers for transferring the last beat of control pulses addition 4. However, the specified device, the region and the functional completeness and simplicity of the technical implementation, can be applied only o in a serial ccdl. But on TsDA last. It is impossible to build interpolators with a speed of more than 45-50 kHz with the number of dual digits 24. Therefore, this technical solution cannot be used in promising developments. The closest technical solution to the proposed one is a solution based on the simultaneous normalization of the values of the integrand of the function il in the feedback loop of the regional interpolator built on the CDA. The device contains a clock generator, to the output of which the first key is connected by a control input, whose information input is connected to the output of the AND element through the first element NOT, and in each coordinate the first key block and the second key block connected in series, the first accumulating adder and counter , the output of which is connected to the corresponding input of the AND element, and the control inputs of the second key block of each coordinate are connected to the output of the first key. In addition, the device contains a mode switching unit, a pulse generator, the OR element is connected in series, the second element is NOT and the second key, and for each coordinate the first shift register and the second shift register connected in series, the third key block and the second accumulator connected by the output - to the information input of the second key block of the given coordinate, and in each coordinate the output of the first key block is connected to the input of the second accumulating adder, the information input with the output of the block The modes are output through the first shift register of this coordinate, and the control input is connected to the output of the first accumulating adder of another coordinate, the control input of the second key is connected to the output of the pulse generator, the output to the control inputs of the first and second shift registers of each coordinate, and the inputs of the element OR - to the outputs of the second shift register of each coordinate. Moreover, the elements — the first generator, the first key, the first element NOT together with the AND element — represent the speed reference block, the counters are part of the central control circuit, namely the circuit for determining the end of the movement test. The OR element, the second element NOT, the second key, the generator and the mode switching unit generally represent a commutator of the feedback signals 5. A disadvantage of the known device is that during the process of working the circle, the speed can be halved, since it is not excluded the case in which in the process of working out a circular arc will disappear units in the most significant bits of the registers (reversible counters) of integrands. In addition, it is not excluded Jc: the result of overflow of the counter of the integrand function, counting the feedback signals as a plus, which can lead to a. trajectory distortion. The purpose of the invention is to improve the accuracy and speed of a device with a circular interpolator built on a CDA. This goal is achieved by the fact that the device for the two-coordinate F1Ny control program, containing a switch, serially connected central control unit, program input unit 1m, speed setting unit, output signal shaping unit and control unit of coordinate drives, n dp of each coordinate are serially connected shift register, reversible counter, combinational adder and buffer register, the second and third outputs of the program input block are connected to the corresponding second inputs

блока формировани выходных сигналов, второй выход которого подключен к второму входу блока задани скорости, третий выход блока ввода прогрг ммы подсоединен к первому, входу блока центрального управлени , а третий вход - к второму входу блока центрального управлени и к выходу блока задани скорости, четвертый и п тый выходы блока ввода программы подключены к третьему и четвертому входам блока центрального управлени соответственно , шестой и седьмой выходыК . первому входу регистра сдвига соответствующей координаты, а восьмой выход - к первому входу коммутатора, управл ющий вход реверсивного счетчика каждой координаты подключен к соОтветствук)щему выходу коммутатора, второй информа1ционный выход блока центрального управлени подсоединен к счетному входу реверсивного счетчика каждой координаты, причем дл каждой координаты выходы каждого разр да буферного регистра подключены к вторым входам соответствующихthe output signal generating unit, the second output of which is connected to the second input of the speed setting unit, the third output of the program input block is connected to the first, input of the central control unit, and the third input to the second input of the central control unit and to the output of the speed reference unit, the fourth and the fifth outputs of the program input unit are connected to the third and fourth inputs of the central control unit, respectively, the sixth and seventh outletsK. the first input of the shift register of the corresponding coordinate, and the eighth output to the first input of the switch, the control input of the reversible counter of each coordinate is connected to the Corresponding output of the switch, the second information output of the central control unit is connected to the count input of the reversible counter of each coordinate, and for each coordinate the outputs of each bit of the buffer register are connected to the second inputs of the corresponding

разр дов комбинационного сумматора данной координаты, введенц блок управлени нормализацией, первый и второй элементы ИЛИ и дл каждой координаты - элемент НЕ, п ть элементов И и третий элемент ИЛИ, дев тый , дес тый и одиннадцатый выходы блока ввода программы соединены соответственно с первым, вторым и третьим входами блока управлени нормализацией, первый выход, которого подключен к вторс лу входу регистра сдвига каждой координаты и к второму входу коммутатора, а второй выход - к п тому входу блока центрального управлени , шестой и седьмой входы которого соединены с четвертым и п тым входами блока формировани выходных сигналов соответственно, с третьим и четвертым входами коммутатора соответственно и с выходами третьих элементов ИЛИ первой и второй координат соответственно, выход первого элемента ИЛИ подклйчен к первым входам первых элементов И обеих координат и к входу элемента НЕ первой координаты, выход второго элемента ИЛИ соединен с первым входом первогр элемента ИЛИ, с первьом входом второго элемента И каждой координаты и с входом элемента НЕ второй KO-J :ординаты, подключенного выхрдом к первому входу третьего элемента И обеих координат, выход элемента НЕ первой координаты соединен с вторыми входами вторых и третьих элементов И обеих координат, вторые и третьи входы первого элемента ИЛИ соединены соответственно с выходом ч-го разр да буферного регистра каждойbits of the combinational adder of a given coordinate, the input normalization control block, the first and second elements OR, and for each coordinate an element NOT, five AND elements and a third element OR, the ninth, tenth and eleventh outputs of the program input block are connected to the first one, the second and third inputs of the normalization control block, the first output of which is connected to the second input of the shift register of each coordinate and to the second input of the switch, and the second output to the fifth input of the central control unit, the sixth and The eighth inputs of which are connected to the fourth and fifth inputs of the output signal shaping unit, respectively, with the third and fourth inputs of the switch, respectively, and the third element OR, and the first and second coordinates, respectively, the first element OR, are connected to the first inputs of the first elements AND both coordinates and the input element is NOT the first coordinate, the output of the second element OR is connected to the first input of the first element OR, with the first input of the second element AND each coordinate and with the input of the element NOT the second KO-J : ordinates connected to the first input of the third element AND of both coordinates, the output of the element NOT of the first coordinate is connected to the second inputs of the second and third elements AND of both coordinates, the second and third inputs of the first element OR are connected respectively to the output of the h-th bit of the buffer register each

0 координаты и с выходом п-го разр да реверсивного счетчика каждой координаты , а четвертый вход. - с третьим выходом блока ввода программы, первые и вторые входы второго элемента0 coordinates and with the output of the n-th bit of the reversible counter of each coordinate, and the fourth input. - with the third output of the program input block, the first and second inputs of the second element

5 ИЛИ соединены соответственно с выходом (п-1}-го разр да буферного регистра каждой координаты и с выходом (n-l)-ro разр да реверсивного счетчика каждой координаты, двенадцатый5 OR are connected respectively to the output (n-1} -th bit of the buffer register of each coordinate and with the output of the (n-l) -ro discharge of the reversible counter of each coordinate, the twelfth

0 выход блока ввода прогргьммы подключен к четвертому входу блока управлени нормализацией, кроме того, дл каждой координаты выход (n-l)-ro разр да комбинационного сумматора соединен с вторым входом первого и с 0, the output of the program input block is connected to the fourth input of the normalization control block; in addition, for each coordinate, the output (n-l) -ro of the combinational adder is connected to the second input of the first and

5 третьим входом третьего элементов И данной координаты, выход п-го разр да - с первым входом четвертого и третьим входом второго элемента И данной координаты, а выход переноса 0 с первым входом п того элемента И данной координаты, подключенного вторым входом к вторсму входу четвертого элейента И и к выходу первого элемента ИЛИ, третьим входом - к управл ющему входу буферного регистра5 by the third input of the third element AND given coordinate, the output of the n-th bit — with the first input of the fourth and third input of the second element AND given coordinate, and the output of transfer 0 with the first input of the fifth element AND given coordinate connected by the second input to the second input of the fourth of the element I and to the output of the first element OR, the third input to the control input of the buffer register

и к четвертым входам второго и третьего элементов И данной координаты и. к соответствующему тактовому выходу блока центрального управлени , аand to the fourth inputs of the second and third elements And given coordinates and. to the corresponding clock output of the central control unit, and

0 выходом - к первому входу третьего -элемента ИЛИ данной координаты, второй и Третий входы которого соединены с выходами второго и третьего элементов И той же координаты, выходы первого и четвертого элементов И каждой координаты соединены с входами соответственно (n-l)-ro и .п-го разр дов буферного регистра Сданной коордщнаты, а выходы (n-l)-ro0 output - to the first input of the third element OR of a given coordinate, the second and third inputs of which are connected to the outputs of the second and third elements AND the same coordinate, the outputs of the first and fourth elements AND each coordinate are connected to the inputs, respectively (nl) -ro and. N th bits of the buffer register with coordinates, and outputs (nl) -ro

n И п-ГО разр дов регистра сдвигаn And p-GOD shift register

каждой координаты подключены к п тым и шестым входам блока управлени нормализацией .each coordinate is connected to the fifth and sixth inputs of the normalization control block.

На фиг.1 представлена функционгшьна схема устройства; на фиг.2 - схе5 ма блока формировани выходных сигналов; на фиг.3 - схема блока управлени но1 лализацией; на фиг. 4 - схема блока центрального управлени . Устройство {фиг.1) содержит блокFigure 1 shows the functional scheme of the device; Fig. 2 shows the circuit diagram of the output signal generating unit; FIG. 3 is a block diagram of a control unit; in fig. 4 is a block diagram of a central control unit. The device (figure 1) contains a block

® 1 ввода программы, блок 2 задани ® 1 program input, block 2 tasks

скорости, блок 3 формировани выходных сигналов, блок 4 управлени нормализацией , блок 5 центрального управлени , регистры 6 и 7 сдвига, коммутатор 8, реверсивные счетчики 9 и 10, буферный регистр 11, комбинационный с/мматор 12, буферный регист 13, комбинационный сумматор 14, п тый 15, второй 16, третий 17, п тый 18, второй 19 и третий 20 элементы И координатные приводы 21, четвертые 22 и 23 элементы И, первый элемент ИЛИ 24, элемент НЕ 23, первые 26 и 27 элементы И, третьи 28 и 29 элемен ты ИЛИ, блок 30 управлени координат ными приводами, накапливающие сумматоры 31 и 32, второй элемент ИЛИ 33 и элемент НЕ 34., Блок 3 (фиг.1) содержит триггеры 35-38, элементы И 39-47, элементы ИЛИ 48-50, элемент НЕ 51 и элемент 52 задержки. Блок 4 (фиг.З) содержит элементы 53-59, элементы ИЛИ 60-62, триггер 6 и генераторы 64 высокой частоты и 65 серии импул сов. Блок 5 (фиг.4) содержит счетчики 66 и 67, элементы 68 и 69 фиксации нулевого состо ни счетчиков, элемен ты НЕ 70 и 71, элементы И 72-78, триггеры 79-82, элемент И 83,генератор 84 частоты, элемента ИЛИ 85, генератор 86 тактов и индикатор 87. Устройство работает следующим образом . . Программа вводитс в блок 1, в котором она дешифрируетс в соответствии с,закодированными адресами, переводитс из дес тичной системы в двоичную и распредел етс по остальным блокам устройства следуюгцим образом . Информаци о коде подачи передаетс в блок 2, инфоЕ лаци о зна ках перемещени поступает в блок 3, код линейной интерпол ции (функци G01) подаетс tf блрк 4, на другой . вход которого поступает любой из кодов круговой интерпол ции () и на следующий вход коды резьбонарезани (G33,G34 и т.д.). Величины лX uZ высылаютс в элемент пам ти блока 5, величины Х, Z, т.е. коорди наты начальной точки дуги при круговой интерпол ции или исходные значени подынтегральной функции; при линейной интерпол ции, или же значени шагов реэьб на оборот вдоль соответствующей оси в режиме резьбонарезани занос тс с соответ ствующих выходов блока 1 в регистры 6 и 7 соответственно. Кроме того, п тенциальный сигнал круговой интерпо л ции с выхода блока 1 посто нно во действует на соответствующий вход коммутатора 8. По окончании ввода одного кадра програ7 мы блок 1 вырабатывает сигна окончани ввода, который поступает на вход блока 4 и запускает его.Бло 4 в зависимости от введенных в него ранее кодов режимов, линейной интер пол ции, круговой интерпол цииили резьбонарезани осуществл ет операций нормализации, подава синхронно со своего выхода импульсы на сдвигающие входы регистров 6 и 7. В режиме, линейной интерпол ции сдвиги заканчиваютс , когда в старшем (п) разр де любого из регистров 6 или 7 окажетс единица. При круговой интерпол ции нормализаци заканчиваетс в случае, по влени единицы в разр де, предшествующем- старшему.(п-1) любого из регистров б или 7, а в случае единицы в старшем разр де любого из регистров б или 7 она не производитс вообще. Причем в коммутаторе 8 i производитс сдвиг 1, что исключает увеличение радиуса задаваемой окружности . В режиме резьбонарезани число сдвигов фиксировано и равно п, где (iN, где N - число отсчетов шпиндельного датчика за один оборот. По окончании нормализации блок 4 вырабатывает сигнал окончание нормализации , который поступает в блок 5. Бели введенный кадр вл етс первым кадром программы, то сигнал окончание нормализации включает отработку вв1еденного кадра. (В случае, если введенный кадр,не вл етс первым кадром программы, то включение отработки осуществл етс по сигналу конец.отработки предыдущего кадра , который вырабатываетс в блоке 5). При этом блок 5 фо1 1ирует сигнал перезаписи , который поступает на счетчики 9, 10 и формирует импульсы сдвига , что обеспечивает перезапись нормализованных значений заданных величин подынтегральных -функций из регистров 6 и 7 в счетчики 9 и 10 соответственно . «, Импульсы высокой частоты с выходов drfoKa 5 на чинают постугать на суммирующие входы (С2) накапливающих сумматоров 31 и 32 обеих координат, выполненных , с целью обеспечени однотактного суммировани и корректировки, на комбинации {регистра 11 (13) из J-K триггеров и комбинационном сумматоре 12 (14) . Кроме того, эти же импульсы поступают на стробирующие входы элементов И 15-17 в канале управлени координаты X и элементов И- 18-20 в канале управлени координаты Z. Каждалй тактовый импульс, поступа на суммирующий вход (С2) соответствующего накапливеиощего сумматора 31(32) обеспечивает прибавление к его содержимому значени подынтегральной функции, хранимой в соответствующем счетчике 9 или 10. Далее устройство работает в трех режимах. В режиме резьбонарезаии с выхода рабочей пам ти блока 1 через элемент ИЛИ 2 4 на входы элементов И 15, 18, 22, 23 и элемента НЕ 25 поступает сигнал РН, Причем выходной сиг-- нал элемента НБ 25 запирает элементы И 16, 17, 19, 20, а выходной сигнал элемента ИЛИ 24 открывает элементы И 26, 27, Така коммутаци обеспечивает функционирование сумматоров 31 и 32, выполненных на регистре 11, сумматоре 12 и регистре 13, сумматоре 14 с полноразр дной сеткой, так как элементы И 22, 23, 26, 27 по управл ю1цим входам оказываютс открыты и выходы старших (п) и (п-1) разр дов сумматоров 12 и 14 подключены к соответствующим входам регистров 11 и 13.speeds, output generation unit 3, normalization control unit 4, central control unit 5, shift registers 6 and 7, switch 8, reversible counters 9 and 10, buffer register 11, combinational s / mmator 12, buffer register 13, combinational adder 14 , fifth 15, second 16, third 17, fifth 18, second 19 and third 20 elements AND coordinate drives 21, fourth 22 and 23 elements AND, first element OR 24, element NOT 23, first 26 and 27 elements AND, third 28 and 29 OR elements, block 30 of control of coordinate drives, accumulating adders 31 and 32, W swarm OR gate 33 and NOT element 34. Block 3 (1) comprises triggers 35-38, AND gates 39-47, OR elements 48-50, NOT element 51 and delay element 52. Block 4 (FIG. 3) contains elements 53-59, elements OR 60-62, trigger 6, and high-frequency generators 64 and 65 impulse series. Block 5 (FIG. 4) contains counters 66 and 67, elements 68 and 69 of fixing the zero state of the counters, elements NOT 70 and 71, elements And 72-78, triggers 79-82, element And 83, frequency generator 84, element OR 85, 86 clock generator and indicator 87. The device operates as follows. . The program is entered into block 1, in which it is decrypted in accordance with the coded addresses, transferred from the decimal system to the binary one and distributed over the remaining blocks of the device in the following way. Information about the submission code is transmitted to block 2, information about the signs of movement is supplied to block 3, linear interpolation code (function G01) is fed to the tf block 4, to the other. the input of which enters any of the circular interpolation codes () and to the next input the thread-cutting codes (G33, G34, etc.). The values of lx uZ are sent to the memory element of block 5, the values X, Z, i.e. the coordinates of the starting point of the arc in circular interpolation or the initial values of the integrand; in the case of linear interpolation, or the values of the reebb per revolution along the corresponding axis in threading mode, are transferred from the corresponding outputs of block 1 to registers 6 and 7, respectively. In addition, a potential circular interpolation signal from the output of block 1 is constantly acting on the corresponding input of switch 8. After the input of one frame of the program is completed, block 1 generates an input end signal that goes to the input of block 4 and starts it. Block 4 depending on the previously entered mode codes, linear interpolation, circular interpolation or thread cutting, it performs normalization operations by applying pulses to the shift inputs of registers 6 and 7 synchronously from its output. In the linear interpolation mode Moving terminate when in the older (n) discharge any of the registers 6 or 7 okazhets unit. In circular interpolation, normalization ends in the case of a unit occurring in the bit preceding the major. (N-1) of either of the registers b or 7, and in the case of the unit of the highest order of any of the registers b or 7, it is not performed at all . Moreover, in switch 8 i, a shift of 1 is made, which excludes an increase in the radius of the specified circle. In threading mode, the number of shifts is fixed and equal to n, where (iN, where N is the number of spindle sensor counts per revolution. After normalization is completed, block 4 generates a signal for the end of normalization, which enters block 5. If the entered frame is the first program frame, then the end of normalization signal includes the processing of the first frame. (If the entered frame is not the first frame of the program, then the start of the test is performed at the end of the signal of the previous frame, which is generated in the block 5). At the same time, block 5 fo1 1 rewrites the signal that goes to counters 9, 10 and generates shift pulses, which ensures rewriting of normalized values of given values of integrand -functions from registers 6 and 7 to counters 9 and 10, respectively. “Pulses high the frequencies from the drfoKa 5 outputs start to frighten the summing inputs (C2) of accumulating adders 31 and 32 of both coordinates, executed in order to ensure single-ended summation and correction, to the {register 11 (13) combination of JK triggers and combinational adder 12 (14). In addition, the same pulses go to the gate inputs of the AND 15-17 elements in the control channel of the X coordinate and the I- 18-20 elements in the control channel of the Z coordinate. Each clock pulse arrives at the summing input (C2) of the corresponding accumulating adder 31 (32 ) provides the addition of the value of the integrand function stored in the corresponding counter 9 or 10 to its content. Then the device operates in three modes. In threading mode from the output of the working memory of block 1, the OR 2 4 element to the inputs of AND 15, 18, 22, 23 and NOT 25 elements receives a PH signal, Moreover, the output signal of the NB 25 element locks the And 16, 17 elements 19, 20, and the output signal of the element OR 24 opens elements AND 26, 27, such switching ensures the operation of adders 31 and 32 performed on register 11, adder 12 and register 13, adder 14 with a full-size grid, since elements AND 22, 23, 26, 27 at the control of the control inputs are open and the outputs of the senior (p) and (p-1) bits of adders 12 and 14 are connected to the corresponding inputs of registers 11 and 13.

С другой стороны, в группе элементов И 15-17 открытым по управл ющему входу оказываетс только элемент И 15, а в группе элементов И 1820 - только элемент И 18. Элементы И 15 18 по вторым своим входам стробируютс импульсами тактовой частоты, а по третьим входам управл ютс выходами переноса (Р) старших разр дов сумматоров 12 и 14 соответственно. Поэтому при по влении на выходах переноса (Р) сумматоров 12 или 14 единичного сигнала на выходах .элементов И 15 или 18 по вл етс импульс при- ращени координаты X или t соответственно .On the other hand, in the group of elements 15–17, only the element 15 appears in the control input, and in the group of elements 1885 only the element 18 appears. Elements 15–15 are gated to the second inputs by clock pulses, and the third the inputs are controlled by the carry outputs (P) of the higher bits of the adders 12 and 14, respectively. Therefore, at the appearance at the transfer outputs (P) of adders 12 or 14 of a single signal at the outputs of the AND 15 or 18 elements, an impulse of increasing the coordinate X or t appears, respectively.

Импульс приращени координаты X с выхода элемента И 15 через элемент ИЛИ 28 поступает в блоки 3 и 5, а также на один из входов коммутатора 8. Импульс приращени координаты Z с выхода элемента И 18 через элемент ИЛИ 2У поступает в блоки 3 и 5 и на соответствующий вход коммутатора 8. При отсутствии сигнала круговой интерпол ции (КИ) коммутатор 8 закрыт и корректировки значений подынтег.г ральных функций в счетчиках 9 и 10 не происходит. В режиме резьбонаращени на входе блока 3 присутствует сигнал РН, при этом блок 3 пропускает импульсы приращени дХ, Л2 в блок 30, выходные сигналы которого осуществл ют управление исполнительными приводами 21 станка по координатам . X и Z.The increment pulse of the X coordinate from the output of the AND 15 element through the OR 28 element enters blocks 3 and 5, as well as one of the inputs of the switch 8. The increment pulse of the Z coordinate from the output of the AND 18 element through the OR 2U element enters the blocks 3 and 5 and the corresponding input of the switch 8. In the absence of a circular interpolation (CI) signal, the switch 8 is closed and no corrections of the values of the integrand functions in counters 9 and 10 occur. In the threading mode, at the input of block 3, a PH signal is present, while block 3 transmits increment pulses dX, L2 into block 30, the output signals of which control the actuators 21 of the machine by coordinates. X and Z.

В режиме линейной и круговой интерпол ции сигнал РН на входе блока 3 отсутствует, благодар чему этот блок накапливает приращени ,необходимые дл анализа одиночного или двойного шага и вырабатывает сигналы останов тактовой частоты , который , поступа в блок 5, прерывает его выработку и сигнал признак двойного шага , который, поступа в блок 2, вызывает увеличение в тП раз период выдачи следующего импульса . Очередной импульс с выхода блока 2 поступает в блок. 3 и выталкивает (сдвигает), из него накопленные приращени в блок 30 и, кроме того, поступа на соответствующий вход блока 5, восстанавливает выработку этим блоком импульсов тактовой частоты . Это обеспечивает упЕ)авление скоростью подачи и поддержание посто нства конгурной скорости как в реж1сме линейной, так и в режиме круговой интерпол ции. Данна операци продолжаетс до тех пор, пока подсчет имЛульсов приращений ЛХ, л2 в блоке 5 не приведет к получению заданных In the linear and circular interpolation mode, the PH signal at the input of block 3 is absent, so this block accumulates the increments necessary for analyzing a single or double step and generates signals to stop the clock frequency, which, entering block 5, interrupts its output and the signal is double step, which, entering block 2, causes an increase in TP times the period of issuing the next pulse. Another impulse from the output of block 2 enters the block. 3 and pushes (shifts) the accumulated increments from it into block 30 and, moreover, by entering the corresponding input of block 5, restores the generation of pulses of the clock frequency by this block. This ensures that the feed speed is maintained and the congruency rate is maintained both in linear mode and in circular interpolation mode. This operation is continued until the calculation of the increments LH, L2 in block 5 will result in the specified

0 значений перемещений по ос м К, L. При этом прекращаетс выдача тактовых импульсов блоком 5.0 values of displacements on the axes K, L. In this case, the output of the clock pulses by the block 5 stops.

В режиме линейной интерпол ций в силу нормализации значений подынтегральных функций до по влени i In the linear interpolation mode, by virtue of the normalization of the values of the integrand functions to occurrence i

5 в старшем разр де любого из регистров б или 7, максимальное число так-товых импульсов, которые необходимо подать на интерпол торы (число операций ) дл получени одного импульса 5 in the high order of any of the registers b or 7, the maximum number of clock pulses that must be applied to the interpolators (the number of operations) to obtain one pulse

0 приращени равно двум. Действительно , минимальное число, которое может прин ть больша подынтегральна функци после нормализации будет 0,1000 ...О - двоичное, т.е. 0,5 - дес тич5 ное, естественно, что переполнение сум1 атора 31 (32) будет происходить после каждых двух суммирований. Следовательно , быстродействие интерпол тора в этом режиме будет всего в 0 increments equals two. Indeed, the minimum number that a large integrand can take after normalization will be 0.1000 ... O - binary, i.e. 0,5 - decimal, naturally, that the overflow of sum1 ator 31 (32) will occur after every two summations. Consequently, the speed of the interpolator in this mode will be only

0 2 раза меньше тактовой частоты.0 2 times less than the clock frequency.

В режиме резьбонарезани интерпол тор выполн ет роль пропорцйонгшьного делител , дл которого имеет значение только тактова частота, ко5 тора определ етс произведением числа оборотов шпиндел на число отсчетов датчика резьбонарезани , который монтируетс .на шпинделе. Так при максимальном числе оборотов,рав0 ном 2000 об/мини числе отсчетов датчика, равном 4096 за оборот, тактова частота оказываетс равной (2000:бО)х4С96 136БЗЗ Гц, что в 10 раз меньше, чем быстродействие сумматора , построенного на примен емой In the thread-cutting mode, the interpolator plays the role of the proportional splitter, for which only the clock frequency is important, which is determined by multiplying the spindle speed by the number of counts of the thread-cutting sensor that is mounted on the spindle. So, with a maximum number of revolutions equal to 2000 rev / min sensor counts equal to 4096 per revolution, the clock frequency is equal to (2000: БО) х4С96 136БЗЗ Hz, which is 10 times less than the speed of an adder built on

5 в ЧПУ -серии К155.5 in CNC-series K155.

В режиме круговой интерпол ции обеспечение максимального быстродействи оказываетс значительно сложнее ввиду изменени величин подын0 тегральных функций в процессе работы.In the circular interpolation mode, maximizing the speed is much more difficult due to the change in the values of the integrand functions during operation.

Действительно, поскольку нормализаци при круговой интерпол ции производитс до по влени единицы в сле5 дующем за старшим разр де подынтегральной функции, то минимальным значением подынтегральной функции вл етс 0,010...О - двоичное или 0,25дес тичное , что требует четырех так0 тов (итераций) дл получени .одного приращени , т.е. без специальных мер I быстродействие круговой интерпол ции оказываетс в два раза меньше, чем линейной. Нормализаци до 0,1000...7 Indeed, since normalization with circular interpolation is performed before the occurrence of a unit in the next-highest-order integrand function, the minimum value of the integrand function is 0.010 ... O — binary or 0.25 partial, which requires four taktas (iterations ) to obtain a single increment, i.e. without special measures I, the speed of circular interpolation is two times less than linear. Normalization to 0.1000 ... 7

5 невозко ша,., так как в этом случае 5 fails, as in this case

Сможет получитьс потер информации в результс ге выхода за разр дную сетку величина подынтегральнойфунклии . Действительно, пусть задана подынтегральна функци 0,0001111, тогда после нормализации она примет вид 0,1111000, после восьмой корректировки на +1 она примет вид 1,0000000, т.е. превратитс в О и интерпол тор у идет, с заданной траектории, В том случае, если единица оказалась в старшем значащем разр де до нормализации, то, как уже бнто сказано выше, нормал заци не производитс и интерпол тор начинает работать пр двухтактной схеме. Причем в этом случае описанна ситуаци возникнуть не может, так ка максимальное изменение подынтегральной функции при круговой интерпол ции равно 1 1,41, в то врем , как отношение максимального дес тичного числа, которое может быть задано в nporpaM;vie (9999999) и максимального двоичного числа (16 777 215), которое может быть записано в регистры . и сумматоры интерпол тора, равно 1,67, следовательно, переполнение в Рзгистре подынтегральной функции невозможно . Однако, кроме того, возможна ситуаци , при которой в процессе интерпол ции исчезает 1 в старшем разр де подынтегральной функции, если она была хам первоначально, НИИ в следух)31-эм за старшим разр де, есаи она первоначально была в нем. При этом число тактов на каждую итерацию возрастет.;в дваг раза и достигнет в первом случае 4;, а во втором 8, т.е. в этом случае быстродействие кругового интерпол тора по сравнени.ю с линейным упадет в 4 раза. Однако в устройстве этого не произойдет при любых возможных ситуаци х.There will be a loss of information as a result of going beyond the discharge grid, the value of the integrand function. Indeed, let the integrand function be set to 0.0001111, then after normalization it will take the form of 0.1111000, after the eighth correction by +1 it will take the form of 1.0000000, i.e. turns into O and the interpolator goes, with a given trajectory. In the event that the unit is in the highest significant order before normalization, then, as already stated above, the normal normal is not produced and the interpolator begins to work in a push-pull pattern. Moreover, in this case, the described situation cannot arise, since the maximum change of the integrand during circular interpolation is 1 1.41, while the ratio of the maximum decimal number that can be specified in nporpaM; vie (9999999) and maximum binary number (16 777 215), which can be written to registers. and interpolator adders, equal to 1.67, therefore, overflow in the Rigister of the integrand is impossible. However, in addition, a situation is possible in which during the interpolation process 1 in the higher rank of the integrand function disappears, if it was a ham originally, the scientific research institute followed the 31 st in the older category, if it was originally in it. At the same time, the number of cycles for each iteration will increase.; By two times, and will reach 4 in the first case; and in the second, 8, i.e. in this case, the speed of a circular interpolator compared to a linear one will fall 4 times. However, this will not happen in the device in any possible situations.

Пусть задана окружность такого большого диаметра, что единица оказалась в старшем разр де подынтегральной функции без нормализации. Тогда элемент ИЛИ 24 будет открыт сигналом, поступающим с выхода старшего разр да (п) любого счетчика 9 или 10. Поэтому будут открыты элементы И 15, 13 и, сле довательно, импульсы приращений ЛХ, Д2 будут формироватьс при по влении переполнений на выходах переноса старсаего разр да (Р) сумматоров 12 и 14 точно также, как это было описано в прздчдущ х режимах. Однако поскольку коммутатор 8 в режиме круговой интерпол ции открьпг, каждый «мпульс приравдэний АХ, д 1 корректирует подынтегральную функцию в канапе противоположной координаты на t Д.Let a circle of such a large diameter be given that the unit is in the highest order of the integrand without normalization. Then the element OR 24 will be opened by a signal coming from the output of the higher bit (n) of any counter 9 or 10. Therefore, elements 15 and 13 will be opened and, therefore, the increment pulses LX, D2 will be generated when overflow occurs at the transfer outputs The old bit (P) of adders 12 and 14 is exactly the same as it was described in the previous modes. However, since the switch 8 in the circular interpolation otkrypg mode, each “pulse alternate AH, g 1 corrects the integrand in the canape of the opposite coordinate by t D.

После некоторого количества кррв старшем разр деAfter a certain amount of krrv senior de

ректировокrectification

счетчика 9 или 10 исчезает. Если при этом отсутствуют единицы в старшихcounter 9 or 10 disappears. If at the same time there are no units in the senior

разр дах регистров 11 и 13, то это означает что с этого момента интерпол тор начинает работать по четырехтактовой схеме, т.о. ему на формирование одного прирйщени потребуетс четыре тактовых импульса. Однако это не произойдет, так как при этом закраваютс элементы И 15, 18 в то врем , как элемент ИЛИ 33 наверн ка окажетс включенным (действительно,bits of registers 11 and 13, this means that from this moment on, the interpolator begins to work according to the four-cycle scheme, i.e. it will take four clock pulses to form one pririshche. However, this will not happen, as this closes the elements AND 15, 18, while the element OR 33 will probably turn on (indeed,

0 при счете на вычитание единицы вслед за комбинацией 10000...00 всегда следует комбинаци 0111...11).0 when a unit is subtracted after the combination 10000 ... 00 always follows the combination 0111 ... 11).

С выхода элемента ИЛИ 33 сигнал открывает элементы И 16, 19 и черэзFrom the output of the element OR 33, the signal opens the elements And 16, 19 and Cherez

5 элемент НЕ 34 закрывает элементы И 17, 20. С другой стороны элементы И 22, 23 оказываютс закрытыми нулевыи сигналом с выхода элемента ИЛИ 24, в то врем , как элементы И 26,5, the NOT element 34 closes the AND elements 17, 20. On the other hand, the AND elements 22, 23 are closed by a zero signal from the output of the OR element 24, while the AND elements 26,

27 остаютс открыты.ли. Благодар этому нарушаетс св зь мэжду входами старших разр дов регистров 11, 13 и выходом старших разр дов сумматоров 12 и 14. Таким образом, разр дность27 remain open. Due to this, the communication between the inputs of the high bits of the registers 11, 13 and the output of the high bits of the adders 12 and 14 is violated. Thus, the width

5 накапливающих сумматоров 31 и 32 э обеих координатах как бы сокращаетс на один разр д за счет исключени стариего разр да, а выходные сигналы старших (п) разр дов сумматоров 12 и 14 выполн ют роль сигналов переполнени и из них с помощью элементов И 16, 19 формируютс сигналы переполнени дХ,AZ как и во всех описанных вьше режимах, т.е. с ислользованием максимально двух тактовыхThe 5 accumulating adders 31 and 32 of the two coordinates are reduced by one bit at the expense of eliminating the old bit, and the output signals of the higher (n) bits of the adders 12 and 14 act as overflow signals and from them using AND 16, 19, overflow signals dX, AZ are generated as in all the modes described above, i.e. using max. two clocks

5 импульсов дл выработки одного переполнени .5 pulses to generate one overflow.

Поскольку в момент переключени старшие разр ды регистров 11 и 13Since at the moment of switching the high bits of the registers 11 and 13

0 были в нулевом состо нии, то сокращение разр дности накапливающих сумматоров , как это было описало выде, liei приведет к внесению какой-либо погре вности в накопленные значени 0 were in the zero state, then reducing the size of the accumulating adders, as described above, liei will result in some kind of subsidence in the accumulated values

5 интегралов, хранимых в накапливающих сумматорах координат.5 integrals stored in accumulating adders of coordinates.

Дальнейага работа продолжаетс , как было описано вьс е, в режиме линейной и нтерпол ции, вплоть до конА да отработки кадра.Long-range work continues, as described above, in the linear and interpolation mode, right up to the end of the frame.

В случае, если при круговой интерпол ции до нормализации единицы в стармем разр де не было, то, как описывалось выне, нормализаци пров п-1If during circular interpolation before normalization of the unit in the first digit of the discharge there wasn’t, then, as described above, normalization of the wires p-1

изводитс до по влени worn out before the appearance

разр де. В этом случае при работе кругового интерпол тора возможны две ситуации противоположного характера. П первой, когда начальна точка лежит на оси или вблизи одной из осей координат в процессе отработки дуги окружности, единицы могут исчезнуть и в (п-1) разр дах счетчиков 9 и 10. Во втором случае, когда начальна точка находитс на дуге окружности под углом, близким к 45, единица в процессе отработки.может по витьс в старшем разр де одного из счетчиков. Первый случай опасен превращением интерпол тора в четырехтактный, второй - искажением траектории, если в устройстве не было прин то специаль ных мер. Итак, первоначально единицы в п-разр дах реверсивных счетчиков отсутствуют , следовательно, ИЛ 24закрыт, а элемент ИЛИ 33 открыт, в результате чего интерпол тор работает , как в конце предыдущего режима с укороченной на единицу разр дной сеткой в двухтактном режиме, причем приращени лх,дг снимаютс с элементов И 16, 19. При исчезновении единиц в n-i разр де обоих счетчиков 9, 10 и Сп-1)-разр дах регистров 11 и 13 элемент ИЛИ 33 также закрываетс . В результате чего закрываютс элемекты И 15, 16, 18, 19, 22, 23, 26, 27 и открываютс элементы И 17, 20, так как на входах элементов НЕ 25и 34 присутствуют нулевые сигналы . Благодар этому дальнейша работ интерпол тора осуществл етс с укороченной на два старших разр да разр дной сеткой, но по-прежнему по дву тактной схеме, причем приращени дХ, д2 выдел ютс элементами И 17, 20. , В случае, если в процессе отработ ки дуги единица по вилась в старшем разр де любого из реверсивных счетчиков , то на выходе элемента ИЛИ 24 по вл етс единица, в результате чеГ9 оказываютс открытыми элементы И 15, 18, 22, 23 и открываютс элементы И 26, 27, а элементы И 16, 17, 19, 20 закрываютс . .Интерцол тор начинает работать с полной разр дной сеткой, но по-прежнему в двухтактном режиме, при этом выхода за разр днур сетку и искажени траектории не произойдет . Следовательно, по сравнению с другими известными устройствами, предлагаемое обладает вдвое большим быстродействием при равном быстродействии объектов и фактиче.ски равном объеме электронного оборудрвани Блок 3 (фиг.2) работает следующим образом. Первоначально в .триггеры 35 и 3S с выхода блока 1 записываютс знаки координатных перемещений Зн.Х 3H.Z.. Сигнал резьбонарезани РН (633, 634) подаетс , если задан в кадре, , на вход элементов И 39, 40 и вход элёме та НЕ 51. Сигнал пуск частоты с выхода блока 2 поступает на входы элементов И 46, 47 и эле1«нтал 52 за держки. Приращени лХ и Д2. поступают с выходов элементов ШШ 28, 29 в виде унитарного кода. В режиме резьбонарезани на входе блока 3 присутствует сигнал РН, который открывает элементы И 39, 40 и через элемент ИВ 51 закрывает элементы И 46, 47. Благодар этому импульсы координатных приращений л X лТ. через элементы И 39, 40 и элементы ИЛИ 4t) и 49 поступают на входы элементов И 41-44 соответственно. Элементы И 41, 42 управл ютс выходами триггера 35 (запоминани знака перемещени по координате X), элементы И 43, 44 управл ютс выходами триггера 38 (запоминани знака перемещени координаты Z). Поэтому унитарные коды координат X, Z коммутируютс в ужный канал в соответствии заданным знакам. Другие сигналы в этом режиме участи в работе не принимгиот. В режиме линейной или круговой интерпол ции потенциал РН отсутствует, поэтому элементы И 39, 40 закрыты, а выходной сигнал с выхода элемента НЕ 51 выдает разрешаюнщй потенциал на входы элетлентов И 46, 47. Приращени ДХ, Л2 устанавливают в тригге ил 36 и 37 соответственно.После этого сигнал пуск частоты ,, поступаюпщй с выхода блока 2, поступает в качестве строба на вторые входы элементов И 46, 47 и элемента 52. Третьи входы элементов И 46, 47 управл ютс единичными выходами триггеров 36 и.37. Если соответствующий триггер 36 или 37 находитс в одиночном состо нии, то соответствующий элемент И 46 или 47 открываетс и выходные сигнсшы через элементы ИЛИ 48, 50 и элементы И 4144 поступают на выход блока 3 с учетом заданного энака. Триггеры 36 и 37 через элементы 52 сбрасываютс в О. В случае, если оба триггера 36 и 37 после поступлени очередных приращений оказались в состо нии , то элемент И 47 вырабатывает сигнал признак двойного хода . Элемент ИЛИ 50 вырабатываем сигнал останов тактовой частоты при по влении в любом из триггеров 36 и 37. Блок 4-(фиг.З) работает следующий образом. Первоначально сигналом предварительной установки (ПУ) через элементы ИЛИ 62 триггер 63 устанавливает в О , Выходы старших (п) разр дов регистров 6 и 7 подключены к вхоам элементов И S3 и 54 соответственно . Потенциал линейной интерпол ции (ЛИ) подключен с входа блока -1 к вхоу элеме.нта ИЛИ 60, потенциал круговой интерпол ции (КИ) с выхода блока 1 присоединен к входам элемента ИЛИ 0 и элементов И 55, 56.,Выходы сле5 щих за старсоими разр дов (п-1) егистров 6 и 7 координат X и 2 приоединены к входам элементов И 55 и 6 соответственно. Сигнал резьбонаезани подаетс также с выхода блоа 1 на вход элемента И 58. В режиме линейной интерпол ции в блоке 4 присутствует потенциал ЛИ, а КИ и РН отсутствуют. Тогда по сиг налу пуск нормализации триггер 63 устанавливаетс в состо ние и открывает элемент И 59« Частота f с выхода элемента И 57, открытого потенциалом ЛИ через элемент ИЛИ, 60 через элемент ИЛИ 61 и элемент И 59 начинает поступать на вход коммутатора 8 и на сдвигаюидие входы регист ров 6 и 7, при этом информаци в ре гистрах 6 и 7 начинает сдвигатьс в сторону старших разр дов до тех пор пока 1 не по витс в старшем разр де любого из них. Тогда он про дет через элемент И 53 или элемент 54 и по витс на выходе элемента -ИЛ 62, как сигнал окончание нормализации , который сбросит в О триггер 63 и поступит на соответству юишй вход блока 5. В случае, если к моменту прихода сигнала пуск нормализации в ста шем разр де любого из регистров 6 7 была то триггер удержи или О по входу R и на выхо ваетс в окончание нормализ имеетс сигнал ции, В этом случае никаких сдвиго производить не надо. В режиме круговой интерпол ции потенциалы ЛИ и РН отсутствуют и присутсфвует потенциал КИ. Этот потенциал через элемент ИЛИ 60 формирует разрешающий потенциал на управ л ющие входы элементов И 53, 54, 57 и, кроме того, непосредственно поступает на управл ющее входы элемен тов И 55, 56. Теперь по сигналу пуск нормализации триггер 63 перебрасываетс в состо ние i и частота f с выхода генератора 64 через элементы И 57, ИЛИ 61, И 59 поступает на выход блока 4 в качестве импульсов сдвига. Это продолжаетс до тех пор, пока в следующем за стариим разр дом (п-1) любого из регистров 6 или 7 не по витс . Тогда срабатывает И 55 или И 56 и на выходе элемента ИЛИ 62 формируетс сигнал окончание нормализации , который, как и в предыдущем режиме, сбрасывает в О триггер 63 и поступает на выход блока 4. Элементы И 53 и 54 при этом используютс дл формировани сигнала окончание нормализации 1 была в старшем разр де любого из регистров 6 или 7 еще до нормализации , аналогично предыдущему режиму . В режиме резьбонарезани потенциалы ЛИ и КИ отсутствуют, ко присутствует потенциал РН, который поступает на управл ющий вход элемента И 58. С приходом сигнала пуск HOfSviaлиз аиии триггер 63 устанавливаетс 8 состо ние 1 , с его единичного выхода сигнал поступает на второй вход эпеманга И 58, при этом на выходе форм:ггг;/егс сигнал, алускаюсйий генера.; ор 65., При атом на его первом выходе по нл етс пачка тактовых импульсоа T.J-1V,, количество которых посто нно и зависит от числа отсчетов датчика резьбонарезани и разр дности основных узлов- предлагаемого.устройства Эти импульсы через элемент ИЛИ 61 .и элемент И 59 поступают на выход в качестве импульсов сдвига. По окончании йледовани пачки импульсов Т на втором выходе генератора65 по вл ютс п+1 такт , который через элемент ИЛИ 62 выключает триггер 63 и поступает на вход в виде сигнала окончание нормализации/. Блок 5 (фиг.4) работает следующим образом. Первоначально, по-сле включени питани , сигналом предварительной установки (ПУ) триггер 79 устанавливаетс в единичное, а триггер 82 в нулевое состо ние. Устройство вводит первый кадр программы, при этом величины заданных в кадре приращении ДХ и д и с выходов блока 1 занос тс в счетчики 66 и 67. После этого сигнаокончание ввода включаетс нормализаци (пуск нормализации) . По окончании нормализации с выхода блока 4 приходит сигнал окончание нормализации , который поступает на входы элементов И 75, 76. Так как элемент И 76 открыт единичным сигналом с выхода триггера 79, то на его выходе по вл етс сигнал, который, пройд через элемент ИЛИ 85, поступает на вход генератора 86 тактов и запускает его. Генератор 86 вырабатывает два сдвинутых относительно друг друга такта IT и 2Т. Такт IT переписывае нормализованную информацию из регистров 6 и 7 в счетчики 9 и 10 соответственно . (В случае, если счетчики 9 и 10 построены на комбинации сдвиговых регистров и комбинационных сумматоров, то перезапись информации. из регистров 6 и 7 в счетчики 9 и 10 удобно производить в виде последовательных кодов, но по одному проводу . В этом случае вместо такта IT не-; обходимо выработать серию импульсов перезаписи). Такт 2Т вл етс сигналом пуск отработки дл всего устройства , поэтому он устанавливает в триггер 82, он же поступает в блок 1 в качестве сигнала пуск ввода следующего кадра и, кроме того , сбрасывает в ноль триггера 79 и 80. Так как триггер 82 находитс в состо нии 1 то элемент И 83 открыт по первому входу. С приходом, сигнала пуск частоты , который вл етс выходным сиг налсад блока 2, триггер 81 усганавли и элемент ваетс в состо ние 83 открываетс и по второму входу. Поэтому импульсы генератора 84 част ты f проход т через элемент И 83 поступают на входы элементов И 72, 73, открытых по вторым входам выход ными сигналами элементов НЕ 70, 71, и, следовательно, проход т на выход блока в виде частот f ,f -,. Сигналы на выходах элементов НЕ 70, 71 присутствуют до тех пор, пок счетчики 66 и 67 не придут в нулево состо ние, что фиксируетс элемента ми 6В и 69. Импульсы частот f и f поступаю на входы соответствующих блоков уст ройства до тех пор, пока с выхода блока 3 не поступит сигнал остано тактовой частоты , который сбрасывает в О триггер 81, благодар чему закрываетс элемент И 83, и ча тоты fj( и f 2 прерываютс до тех пор пока с выхода блока 2 не поступит сигнал пуск частоты . Во врзм отработки кадра програм мы устройство вырабатывает импульсы приращений ДХ и дг, которые с выхода элементов ИЛИ 28, 29 поступают на, входы счетчиков 66 и 67. Сигнал пуск вводаj поступив в блок 1, запускает ввод следующего кадра про граммы, а по окончании ввода включает нормализацию (по сигналу пус нормализации ), как это было описа но BbEiie, По окончании нормализации блок 4 выработал сигнал окончани нормализации , который подступает н элементы И 75, 76, Но теперь элемент И 76 закрыт, так как триггер 79 в нуле, а элемент И 75 открыт, поэтом сигнзьп по вл етс на его выходе и ус танавливает в ч триггер 80. Окончание отработки кадра определ етс элементом И 74, как ситуаци , при которой оба счетчика 66 и 67 пришли в VO. Тогда на.выходах элементов 68 и 69 по вл ютс сигйалы , выключающие через элементы НЕ 70, 71 элементы И --72, 73. Одновременно сигнал окончание отработки кадра с выхода элемента И 74 сбрасывает в О триггер 82 и поступает на элементы И 77, 78. Элемент И 78 открыт единичным выходом триггера 80, поэтому на его выходе по-, вл етс сигнал, который через элемент ИЛИ 85 запускает генератор 86 тактов И цикл работы повтор етс , i Элемент И 77 в этом случае закрыт нулевым сигналом триггера 80. В том случае, если в программе задан кадр с очень малым временем .отработки, меньшим времени ввода сле дующего кадра, то сигнал окончание отработки будет выработан раньше , чем придет сигнал окончание нормализации . В этом случае триггер 80 окажетс в нулевом состо нии, поэтому элемент И 78 окажетс закрытым, и запуска следующего цикла отработки не произойдет, но сработает элемент И 77, который включит индикатор 87. Включение индикатора 87 указывает на ошибку в программе. Преимуществами предлагаемого устройства по сравнению с известным вл етс повыоюние быстродействи в два раза, повышение точности за счет исключени потери информации при округлении и повышение надежности за счет гарантированного и автоматического исключени возможности переполнени регистров подынтегральной функции . Это позвол ет обеспечить повышение быстродействи во всех режимах 125-200 кГц до 200-500 кГц, что соответствует повышению скорости с 1012 до 30 м/мин, и, кроме того, исключаетс брак из-за ошибок программировани . Формула -изобретени Устройство дл двухкоординатного программного управлени , содержащее коммутатор, последовательно соединенные блок центрального управлени ,блок ввода программы, блок задани скорости , блок формировани выходных сигналов и блок управлени координатными приводами и дл каждой координаты - последовательно соединенные регистр сдвига, реверсивный счетчик, комбинационный сумматор и буферный регистр, второй и третий выходы блока ввода программы подключены к соответствующим вторым входам блока формировани выходных сигналов, второй выход которого подключен к второму входу блока задани скорости, третий выход блока ввода программы подсоединен к первому входу блока центрального управлени , а третий вход - к второму входу блока центрального управлени и к выходу блоха задани скорости, четвертый и п тый выходы блока ввода программы подключены к третьему и четвертому входам блока центрального управлени соответственно , шестой и седьмой выходы - к первому входу регистра сдвига соответствующей координаты, а восьмой выход - к первому входу коммутатора , управл ющий вход реверсивного счетчика каждой координаты подключен к соответствующему выходу коммутатора , второй информационный выход блока центрального управлени подсоединен к счетному входу реверсивного счетчика каждой координаты, причем дл каждой координаты выходы каждого разр да буферного регистра подключены к вторым входам соответствующих разр дов комбинационного сумматора данной координаты, о.т личающеес тем, что, с целью повышени быстродействи и точности устройства, в него введены блок управлени нормализацией, первы и второй элементы ИЛИ и дл каждой координаты - элемент НЕ, п ть/элементов И и третий элемент ИЛИ, дев тый , дес тый и одиннадцатый выходы блока ввода программы соединены соответственно с первым, вторым и третьим входами блока управлени нормализацией ., первый выход которого подключен к второму входу региЪтра сдвига каждой координаты и к второму входу коммутатора, а второй выход к п тому входу блока центрального управлени , шестой и седьмой входы которого соединены с четвертым и п тым входами блока формировани выходных сиг.налов соответственно, с третьим и четвертьАл входами коммутатора соответственно и с выходами третьих элементов ИЛИ первой и второй координат соответственно, вьвсод первого элемента ИЛИ подключен к первым входам первых элементов И обеих координат и к входу элемента НЕ первой координаты, выход второго элемента ИЛИ соединен с первым входом первого элемента ИЛИ, с первым входом второго элемента И каждой координаты и с входом элемента НЕ второй координаты , подключенного выходом к первому входу третьего элемента И обеих координат, выход элемента НЕ первой координаты соединен с вторыми входами втрс(ых и третьих элементов И обеих координат, вторые и третьи входы первого элемента ИЛИ соединены соответственно с выходом п-го разр да буферного регистра каждой координаты и с выходом п-го разр да реверсивного счетчика каждой координаты, а четвертый вход - с т,ретьим выходом блока ввода программы, первые и вторые входы второго элемента ИЛИ соединены соответственно с выходсми (л, 1)-го разр да буферного регистра каждой координаты и -с выходом {п-1)-го разр да реверсивного счетчика каждой координаты, двенадцатый выход блокаraz de. In this case, when the circular interpolator is working, two situations of the opposite nature are possible. The first one, when the starting point lies on the axis or near one of the coordinate axes in the process of working out a circular arc, the units may disappear in (n-1) bits of counters 9 and 10. In the second case, when the starting point is on the circular arc under angle close to 45, a unit in the process of working out. may appear in the senior level of one of the counters. The first case is dangerous if the interpolator turns into a four-stroke one, the second case is a distortion of the trajectory, if no special measures were taken in the device. So, initially there are no units in the n-bits of the reversible counters, therefore, IL 24 is closed, and the element OR 33 is open, as a result of which the interpolator works as at the end of the previous mode with a shortened by one digit grid in the two-stroke mode , dg are removed from the elements And 16, 19. With the disappearance of units in the ni bit of both counters 9, 10 and Sp-1) -the bits of registers 11 and 13, the element OR 33 also closes. As a result, the And 15, 16, 18, 19, 22, 23, 26, 27 elements are closed and And 17, 20 elements are opened, since zero signals are present at the inputs of the HE elements 25 and 34. Due to this, the further work of the interpolator is carried out with a bit grid shortened by two high-order bits, but still according to a two-stroke scheme, the increments dX, g2 being distinguished by the elements And 17, 20. In the process Since the arc unit was in the higher order of any of the reversible counters, the unit appears at the output of the OR element 24, and as a result of CG9, the elements AND 15, 18, 22, 23 are open and the elements AND 26, 27 are opened, and the elements AND 16 , 17, 19, 20 are closed. .Interolator starts to work with a full bit grid, but still in a push-pull mode, while the output for the grid and the trajectory distortion will not occur. Therefore, in comparison with other known devices, the proposed performance is twice as fast with equal performance of objects and actually equal to the volume of electronic equipment. Unit 3 (FIG. 2) works as follows. Initially, the triggers 35 and 3S from the output of block 1 are recorded signs of coordinate movements Zn.X 3H.Z .. The threading signal PH (633, 634) is applied, if specified in the frame, to the input of elements And 39, 40 and the input of the element NOT 51. The frequency start signal from the output of block 2 is fed to the inputs of the elements And 46, 47 and ele1 "ntal 52 for the holders. Increments lH and D2. arrive from the outputs of elements SHSh 28, 29 in the form of a unitary code. In the thread-cutting mode at the input of block 3, there is a PH signal that opens the elements And 39, 40 and closes the elements And 46, 47 through the element 51. Due to this, the pulses of coordinate increments l X lT. through the elements And 39, 40 and elements OR 4t) and 49 are fed to the inputs of the elements And 41-44, respectively. Elements And 41, 42 are controlled by the outputs of the trigger 35 (memorizing the sign of movement along the X coordinate), elements And 43, 44 are controlled by the outputs of the trigger 38 (memorizing the sign of the movement of the Z coordinate). Therefore, the unitary coordinate codes X, Z commute into the channel in accordance with the given characters. Other signals in this mode of participation are not accepted. In the mode of linear or circular interpolation, the potential of the PH is absent, therefore the elements AND 39, 40 are closed, and the output signal from the output of the element HE 51 gives a resolving potential to the inputs of the elements AND 46, 47. The increments of household variables, L2 are set to trigger 36 or 37 respectively After that, the start frequency signal, coming from the output of block 2, is fed as a strobe to the second inputs of the And 46, 47 and the 52 elements. The third inputs of the And 46, 47 elements are controlled by the single outputs of the flip-flops 36 and 37. If the corresponding trigger 36 or 37 is in a single state, then the corresponding AND 46 or 47 element opens and the output signals through the OR elements 48, 50 and the AND elements 4144 arrive at the output of block 3 taking into account the specified Enak. The flip-flops 36 and 37 through the elements 52 are reset to O. If both the flip-flops 36 and 37 after the arrival of the next increments are in the state, then the And 47 element generates a signal sign of a double stroke. The OR 50 element generates a clock stop signal when it appears in any of the triggers 36 and 37. Block 4- (FIG. 3) works as follows. Initially, the preset signal (PU) through the elements OR 62, the trigger 63 sets to O, the Outputs of the senior (n) bits of the registers 6 and 7 are connected to the inputs of the And S3 and 54 elements, respectively. The linear interpolation (LI) potential is connected from the input of the block -1 to the input element of element OR 60, the potential of circular interpolation (CI) from the output of block 1 is connected to the inputs of the element OR 0 and the elements And 55, 56. The oldest bits (n-1) of Headers 6 and 7 of the coordinates X and 2 are connected to the inputs of elements And 55 and 6, respectively. The thread-discharge signal is also fed from the output of block 1 to the input of element And 58. In the linear interpolation mode, in block 4 there is a potential LI, and there are no KI and PH. Then, by the signal, the start of the normalization trigger 63 is set to the state and opens the element AND 59. The frequency f from the output of the element AND 57 open by the potential LI through the element OR, 60 through the element OR 61 and the element And 59 begins to flow to the input of the switch 8 and shift the inputs of registers 6 and 7, while the information in registers 6 and 7 begins to shift towards the higher bits until 1 does not match the highest bits of any of them. Then he will pass through the element 53 and element 54 and will turn on the output of the element IL 62, as a signal the end of normalization, which flushes the trigger 63 into O and enters the corresponding input of block 5. In case of a start by the time the signal arrives Normalization in any one of the 6 7 registers was a trigger hold or 0 on the input R and there is a signal at the end of the normalization. In this case, no shift is needed. In the circular interpolation mode, the potentials of LI and PH are absent and the potential of KI is present. This potential through the element OR 60 forms the resolving potential at the control inputs of the elements And 53, 54, 57 and, moreover, directly arrives at the control inputs of the elements And 55, 56. Now, by the start normalization signal, the trigger 63 is shifted to the state i and the frequency f from the output of the generator 64 through the elements And 57, OR 61, And 59 enters the output of block 4 as shift pulses. This continues until, next to the old bit (n-1), any of the registers 6 or 7 is not in Vits. Then And 55 or And 56 is triggered, and at the output of the OR element 62, a signal ends the normalization end, which, as in the previous mode, resets the flip-flop 63 into O and arrives at the output of block 4. The elements 53 and 54 are used to form the signal ending Normalization 1 was in the higher order de any of the registers 6 or 7 even before normalization, similar to the previous mode. In the threading mode, the potentials of the LI and CI are absent, the potential of the PH is present, which is fed to the control input of the And 58 element. With the arrival of the HOfSvia trigger, the trigger 63 is set to 8 state 1, from its single output the signal arrives to the second input of the Andeman 58 , at the same time at the output of the forms: yyyy; / egs signal, aluskauyy generation .; Op 65., At an atom at its first output, a packet of clock pulses TJ-1V, the number of which is constant and depends on the number of counts of the threading sensor and the size of the main nodes of the proposed device. These pulses are through the element OR 61. And, 59 is output as shift pulses. At the end of the investigation of the pulse train T at the second output of the generator, n + 1 clock cycle appears, which through the OR element 62 turns off the trigger 63 and enters the input in the form of a signal the end of the normalization /. Block 5 (figure 4) works as follows. Initially, after the power is turned on, the preset signal (PU) trigger 79 is set to one and the trigger 82 is set to the zero state. The device enters the first frame of the program, whereby the values specified in the frame of the increments DH and g and from the outputs of block 1 are entered into counters 66 and 67. After that, the input end signaling turns on normalization (normalization start). At the end of the normalization, from the output of block 4, a signal comes to the end of the normalization, which enters the inputs of the AND 75, 76 elements. Since And 76 is open with a single signal from the output of the trigger 79, a signal appears at its output that passes through the OR element 85, enters the generator input 86 clocks and starts it. The generator 86 produces two IT cycles and 2T which are shifted relative to each other. Tact IT rewrite the normalized information from registers 6 and 7 to counters 9 and 10, respectively. (If counters 9 and 10 are built on a combination of shift registers and combinational adders, then it is convenient to overwrite information from registers 6 and 7 to counters 9 and 10 as serial codes, but over a single wire. In this case, instead of the IT stroke it is necessary to develop a series of rewriting pulses). The 2T clock is a start-up signal for the entire device, so it sets to trigger 82, it also enters block 1 as a signal to start the input of the next frame and, in addition, resets trigger 79 and 80 to zero. Since trigger 82 is in state 1, that element AND 83 is open at the first input. With the arrival of the frequency start signal, which is the output signal of the block 2, the trigger 81 is turned on and the element enters the state 83 and opens on the second input. Therefore, the generator pulses 84 of the f part pass through the AND 83 element and arrive at the inputs of the AND elements 72, 73, opened at the second inputs by the output signals of the HE elements 70, 71, and, therefore, pass to the output of the block as frequencies f, f - ,. The signals at the outputs of the HE elements 70, 71 are present until the counters 66 and 67 are in the zero state, which is fixed by the elements 6B and 69. The frequency pulses f and f are fed to the inputs of the corresponding blocks of the device until the output of block 3 does not receive a signal of the stop clock frequency, which flushes trigger 81 into O, so that element 83 is closed and the frequencies fj (and f 2 are interrupted until the output of frequency 2 comes off the output of block 2. working out the program frame, the device produces pulses of increments of HF and g, which come from the output of the OR elements 28, 29 to, the inputs of the counters 66 and 67. The input start signal j arriving at block 1, starts the next frame input, and upon completion of the input it turns on the normalization (by the normalization start signal), as it were described by BbEiie. At the end of normalization, block 4 has generated a signal for the end of normalization, which fits And 75, 76 elements, But now And 76 is closed, since the trigger 79 is zero, and And 75 is open, the signal appears on its output and sets the trigger 80 in the hour. Element And 74, as the situation in which both counters 66 and 67 came in VO. Then, at the outputs of elements 68 and 69, sigals appear, switching off the HE 70, 71 elements AND 72, 73 through the elements. At the same time, the end of the frame completion signal from the output of the element 74 74 resets the trigger 82 to the O and enters the elements 77 78. AND element 78 is opened by a single output of the trigger 80, therefore, at its output, there is a signal which, through the element OR 85, starts the generator of 86 ticks And the operation cycle repeats, i Element And 77 in this case is closed with a zero signal of the trigger 80. In the event that a program with a very short processing time is specified in the program, shim time entry follows blowing frame, the signal completion of mining will be developed before the end comes the signal normalization. In this case, the trigger 80 will be in the zero state, therefore the element And 78 will turn out to be closed, and the next cycle will not start, but the element 77 will work, which turns on the indicator 87. The inclusion of the indicator 87 indicates an error in the program. The advantages of the proposed device in comparison with the known one are a two-fold increase in speed, an increase in accuracy due to the exclusion of information loss during rounding, and an increase in reliability due to guaranteed and automatic exclusion of the possibility of overflow of registers of the integrand. This makes it possible to ensure an increase in speed in all modes of 125–200 kHz to 200–500 kHz, which corresponds to an increase in speed from 1012 to 30 m / min, and, in addition, defects due to programming errors are eliminated. Formula of the Invention A device for two-coordinate program control, comprising a switch, serially connected central control unit, program input unit, speed setting unit, output signal generating unit, and coordinate drive control unit, and for each coordinate - serially connected shift register, reversible counter, combination combiner and the buffer register, the second and third outputs of the program input block are connected to the corresponding second inputs of the output block x signals, the second output of which is connected to the second input of the speed setting block, the third output of the program input block is connected to the first input of the central control unit, and the third input to the second input of the speed control block, the fourth and fifth outputs of the block the program inputs are connected to the third and fourth inputs of the central control unit, respectively, the sixth and seventh outputs to the first input of the shift register of the corresponding coordinate, and the eighth output to the first input of the switch , the control input of the reversible counter of each coordinate is connected to the corresponding output of the switch, the second information output of the central control unit is connected to the counting input of the reversible counter of each coordinate, and for each coordinate the outputs of each bit of the buffer register are connected to the second inputs of the corresponding bits of the combinational adder of this coordinate It is necessary that, in order to increase the speed and accuracy of the device, the normalization control block is inserted into it. , the first and second elements OR, and for each coordinate - the element NOT, five / elements AND and the third element OR, the ninth, tenth and eleventh outputs of the program input block are connected respectively to the first, second and third inputs of the normalization control block., the first the output of which is connected to the second input of the shift register of each coordinate and to the second input of the switch, and the second output to the fifth input of the central control unit, the sixth and seventh inputs of which are connected to the fourth and fifth inputs of the output signal shaping unit respectively, with the third and quarter A inputs of the switch, respectively, and with the outputs of the third OR elements of the first and second coordinates, respectively, the output of the first OR element is connected to the first inputs of the first AND elements of both coordinates and the input of the element is NOT the first coordinate, the output of the second OR element is connected to the first the input of the first element OR, with the first input of the second element AND of each coordinate and with the input of the element is NOT the second coordinate connected by the output to the first input of the third element AND of both coordinates, the output element This is NOT the first coordinate connected to the second inputs of the third and third elements, both the second and third inputs of the first OR element are connected respectively to the output of the nth digit of the buffer register of each coordinate and the output of the nth digit of the reversible counter of each coordinate , and the fourth input - with m, the output of the program input block, the first and second inputs of the second element OR are connected respectively to the output (l, 1) -th bit of the buffer register of each coordinate and -c output (n-1) -th bit yes reversible counter each second coordinates, the twelfth block output

вйода программы подключен к четвертому входу блока управлени нормализацией , кроме того, дл координаты выход (n-l)-ro разр да комбинационного сумматора соединен с вторымThe program input is connected to the fourth input of the normalization control block; in addition, for the coordinate, the output of the (n-l) -ro bit of the combinational adder is connected to the second

входом первого и с третьим входом третьего элементов И данной координаты , выход п-го разр да - с первым входом четвертого и третьим входом второго элементаИ данной координаты , а выход переноса - с первым входом п того элемента И данной координаты , подключенного вторым входом к второму входу четвертого элемента И и к выходу первого элемента ИЛИ,the input of the first and the third input of the third element AND a given coordinate, the output of the n-th bit — with the first input of the fourth and third input of the second element And this coordinate, and the transfer output with the first input of the fifth element AND of this coordinate connected by the second input to the second the input of the fourth element AND to the output of the first element OR,

третьим входом - к управл ющему входу буферного регистра и к четвертым входам второго и третьего элементов И данной координаты и к соответствующему тактовому выходу блокаthe third input is to the control input of the buffer register and to the fourth inputs of the second and third elements AND of the given coordinate and to the corresponding clock output of the block

центрального управлени , а выходом к первому входу тр етьего элемента ИЛИ данной координаты, второй и третий входы которого соединены с выходами второго и третьего элементов И той же координаты, выходы первого и четвертого элементов И каждой координаты соединены с входами соответственно (n-l)-ro и п-го разр дов буферного регистра данной координаты, а выход г (H-l)-ro и п-го разр дов регистраthe central control, and the output to the first input of the third element OR given coordinate, the second and third inputs of which are connected to the outputs of the second and third elements AND the same coordinate, the outputs of the first and fourth elements AND each coordinate are connected to the inputs, respectively (nl) -ro and the n-th bits of the buffer register of the given coordinate, and the output of r (Hl) -ro and the n-th bits of the register

сдвига каждой координаты подключены к п тым и шестым входам блока управлени нормсшизациейthe shift of each coordinate is connected to the fifth and sixth inputs of the normalization control block

Источники информации, прин тые во взимание при экспертизеSources of information taken in charge during examination

1. Авторское свидетельство СССР 555381, кл. G 05 В 19/18, 1975.1. USSR author's certificate 555381, cl. G 05 B 19/18, 1975.

2. Дригваль Г.Ц. Цифровые дифференциальные анализаторы. М., Советское V радио , 1970, с. 183-184.2. Drigval G.T. Digital differential analyzers. M., Soviet V Radio, 1970, p. 183-184.

3. Там же, с.194.3. Ibid, p.194.

4.Авторское свидетельство CCCi „ 658528, кл. G 05 В 19/18, 1977.4. Certificate of Certificate CCCi „658528, cl. G 05 B 19/18, 1977.

5.ABTopckoe свидетельство СССР 746431, кл. U 05 В 19/18, 19785.ABTopckoe certificate of the USSR 746431, cl. U 05 B 19/18, 1978

, (прототип)., (prototype).

8eight

Claims

Claim

A device for two-coordinate program control, comprising a switch, a central control unit connected in series, a program input unit, a speed setting unit, an output signal generating unit and a coordinate drive control unit, and for each coordinate, a shift register, a reversible counter, a combiner and a buffer register are connected in series , the second and third outputs of the program input block are connected to the corresponding second inputs of the output signal generating block, the second output which is connected to the second input of the speed setting unit, the third output of the program input unit is connected to the first input of the central control unit, and the third input is connected to the second input of the central control unit and to the output of the speed setting unit, the fourth and fifth outputs of the program input unit are connected to the third and the fourth inputs of the central control unit, respectively, the sixth and seventh outputs - to the first input of the shift register of the corresponding coordinate, and the eighth output - to the first input of the switch, the control input is reverse an explicit counter of each coordinate is connected to the corresponding output of the switch, the second information output of the central control unit is connected to the counter input of a reverse counter of each coordinate, and for each coordinate, the outputs of each bit of the buffer register are connected to the second inputs of the corresponding bits of the combinational adder of this coordinate, The fact is that, in order to increase the speed and accuracy of the device, a normalization control unit, the first and second elements of the IL And for each 10 coordinates - the element NOT, five / elements AND, and the third element OR, the ninth, tenth and eleventh outputs of the program input unit are connected respectively to the first, second and third inputs of the normalization control unit., The first output of which connected to the second input of the shift register of each coordinate and to the second input of the switch, and the second output is JO to the fifth input of the central control unit, the sixth and seventh inputs of which are connected to the fourth and fifth inputs of the output signal generating unit, respectively, with the fourth and fourth inputs of the switch, respectively, and with the outputs of the third OR elements of the first and second coordinates, respectively, the output of the first OR element is connected to the first inputs of the first elements AND of both coordinates and to the input of the element NOT of the first coordinate, the output of the second OR element is connected to the first input of the first OR element, with the first input of the second AND element of each coordinate, and 35 with the input of the element NOT the second coordinate connected by the output to the first input of the third element AND of both coordinates, the output of the element NOT the first coordinate you are connected to the second inputs of the second and third elements AND of both coordinates, the second and third inputs of the first OR element are connected respectively to the output of the ηth digit of the buffer register of each coordinate 45 and the output of the ηth digit of the reverse counter of each coordinate, and the fourth the input is with a cold output of the program input block, the first and second inputs of the second OR OR element ^{1 are} connected respectively with the output of the '(p- _A 1) -th bit of the buffer register of each coordinate and with the output of the (nl) -ro bit of the reverse counter of each coordinate, twelve fifth output block

5, the input of the program is connected to the fourth input of the normalization control unit, in addition, for each coordinate, the output of the (n-1) -th discharge of the combination adder is connected to the second 10 input of the first and third inputs of the third elements AND of this coordinate, the output of the η-th discharge with the first input of the fourth and third input • of the second element AND of the given coordinate, and the transfer output with the first input of the fifth element of the given coordinate connected to the second input of the fourth input of the fourth element AND to the output of the first element OR, the third input - to the control input of the buffer register and to the fourth inputs of the second and third elements AND of this coordinate and to the corresponding clock output of the central control unit, and output ⁴³ to the first input of the third element OR of this coordinate, the second and third inputs of which are connected to the outputs of the second and third elements And of the same coordinate, the outputs of the first and even ** fourth elements of And each coordinate are connected to the inputs of the (nl) -ro and ηth bits of the buffer register of this coordinate, respectively, and the outputs of the (P-1) th and ηth bits are registered ra

35 shifts of each coordinate are connected to the fifth and sixth inputs of the normalization control unit.