SU959096A1

SU959096A1 - Устройство дл контрол параметров логических блоков

Info

Publication number: SU959096A1
Application number: SU813243205A
Authority: SU
Inventors: Владимир Петрович Фролов; Юрий Александрович Максимов; Николай Васильевич Мохнобров; Татьяна Олеговна Белова
Original assignee: Войсковая часть 60130
Priority date: 1981-02-02
Filing date: 1981-02-02
Publication date: 1982-09-15

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАРАМЕТРОВ ЛОГИЧЕСКИХ БЛОКОВ

1

Изобретение относитс к области вычислительной техники и может найти применение в различных системах контрол и управлени , а также в устройствах сопр жени аналоговой аппаратуры с цифровыми системами .

Известно устройство автоматического контрол , содержащее коммутатор, формирователь сигналов, блок уставок, логический блок, цифровой преобразователь, кодер адреса, параметров 1.

Недостатком данного устройства вл етс низкое быстродействие, обусловленное последовательным обслуживанием - цепей параметров, текущие значени которых вышли за пределы допусков.

Наиболее близким по технической сущности к данному вл етс устройство дл контрол параметров, содержащее блоки сравнени , триггеры,блок приоритета, генератор импульсов, запоминающий блок, счетчик импульсов, цифроаналоговый преобразователь , элемент задержки и элемент ИЛИ. На каждом такте развертки напр жение с выхода цифроаналогового преобразовател (ЦАП) подаетс на. все блоки сравнени одновременно. Если напр жение развертки

превосходит по величине напр жени на некоторых шинах устройства, то в соответствующих каналах срабатывают блоки сравнени , после чего через блок приоритета в блок пам ти по адресам сработавших каналов последовательно записываетс значение кода развертки 2.

Недостатком устройства вл етс низка достоверность контрол , обусловленна тем, что на каждом последующем такте развертки выходное напр жение однозначно превосходит напр жение на входах уже сработавших блоков, поэтому этим каналам приписываютс значени напр жений развертки- последующих тактов, что не от ,вечает действительности. Кроме того, дан15 ное устройство не обеспечивает параллельной записи кода напр жени развертки в блок пам ти, а также прервание развертки при контроле напр жений всех каналов на первых тактах, что снижает быстродей20 ствие устройства.

Цель изобретени - повышение быстродействи и точности контрол .

Поставленна цель достигаетс тем, что в устройство дл контрол параметров, содержащее блок пам ти, генератор импульсов , счетчик импульсов, цифроаналоговый преобразователь, элемент ИЛИ, элемент задержки , многоканальный блок приоритета и группу схем сравнени , причем информационные входы устройства соединены соответственно с первыми входами схем сравнени группы, выход каждой схемы сравнени группы соединен с информационным входом соответствующего канала многоканального блока приоритета, перва группа выходов многоканального блока приоритета соединена с группой информационных входов блока пам ти, перва и втора группы информационных выходов счетчика импульсов соединены соответственно с группой адресных входов блока пам ти и группой входов цифроаналогового преобразовател , выход цифроаналогового преобразовател соединен со вторыми входами схем сравнени групы , выход элемента задержки соединен с первым -входом элемента ИЛИ, выход которого соединен со входом генератора импульсов , управл ющий выход блока пам ти соединен со вторым входом элемента ИЛИ, введен в элемент И, причем выход генератора импульсов соединен со счетным входом счетчика импульсов, со входом элемента И, со входом элемента задержки и с первым установочным входом многоканального блока приоритета, выход элемента И соединен с установочным входом счетчика импульсов и вторым установочным входом многоканального блока приоритета, втора группа выходов многоканального блока приоритета соединена с группой входов элемента И.

Многоканальный блок приоритета содержит в каждом канале первый и второй элемент И, первый и второй триггер, причем первый .вход первого элемента И каждого канала вл етс информационным входом блока, выход второго элемента И каждого канала соединен с первыми входами первого и второго триггеров соответствующего канала и вл етс выходом группы вы ходов блока приоритета, выход первого элемента И каждого канала соединен со вторым входом второго триггера соответствующего канала, выход которого соединен с первым входом второго элемента И соответ ствующего канала, второй вход второго элемента И вл етс первым установочным входом блока, второй установочный вход блока соединен со вторыми входами вторых триггеров всех каналов, первый выход первого триггера каждого канала соединен со вторым входом первого элемента И соответствующего канала, вторые выходы первого триггера каждого канала образуют вторую группу выходов многоканального блока приоритета.

На чертеже приведена функциональна схема устройства дл контрол параметров.

Схема устройства включает входы 1, контролируемых параметров, группу схем

сравнени 2, первый элемент И 3, первый триггер 4, второй триггер 5, второй элемент И 6, генератор 7 импульсов, элемент ИЛИ 8, управл ющий выход блока пам ти 9, блок 10 пам ти, счетчик 11 импульсов, ЦАП 12, элемент 13 задержки, элемент И 14 и многоканальный блок 15 приоритета . Каждый канал многоканального блока 15 приоритета содержит в каждом канале первый и второй элементы И 3 и б и триггеры 5.

Устройство работает следующим образом.

В исходном состо нии счетчик импульсов 11 и триггеры 4 и 5 установлены в «О, элементы И 3 открыты, а элементы И 6 и элемент И 14 закрыты, на входы 1 поданы контролируемые параметры.

Запуск многоканального измерител производитс через блок 10 пам ти. Запускающий импульс по вл етс на его выходе 9 и через элемент ИЛИ 8 возбуждает генератор 7 импульсов. Выходной импульс последнего поступает на входы элемента задержки 13 и счетчика импульсов 11, измен на единицу его цифровое значение, в результате чего с выхода ЦАП 12 на входы схем сравнени . 2 подаетс напр жение первого такта развертки.

Если это напр жение превосходит по величине напр жени на некоторых входах 1, то в соответствующих каналах срабатывают схемы сравнени и через элементы И 3 устанавливают триггера 5 этих каналов в единичное состо ние, открыва соответствующие элементы И 6, в противном случае многоканальный блок приоритета 15 остаетс в исходном состо нии.

Импульс, поступивщий на вход элемента -задержки 13, задерживаетс последним на врем переходных процессов в схе.ме сравнени 2 и многоканальном блоке 15 приоритета , после чего через элемент ИЛИ 8 вновь возбуждает генератор импульсов 7.

Импульс с выхода последнего поступает снова на вход элемента задержки 13 и счетчика импульсов 11, одновременно через открытые элементы И 6 производ запись информации со счетчика импульсов 11 в чейки пам ти блока 10, соответствующие номерам сработавщих каналов. Этим же сигналом триггеры 4 и 5 сработавших каналов перебрасываютс соответственно в единичное и нулевое состо ние, блокиру эти каналы до конца развертки и открыва по соответствующим входам элемент И 14. На входы схем сравнени 2 подаетс новое напр жение и следует очередной такт развертки. После нескольких тактов все каналы устройства окажутс заблокированными , что означает, что все поданные на входы 1 параметры замерены, поэтому очередной импульс с выхода элемента задержки 13, возбудив генератор импульсов 7, установит через открывшийс элемент И 14 счетчик импульсов 11 и триггеры 4 многоканального блока приоритета 15 в нулевое состо ние. Устройство будет подготовлено к очередному циклу работы.

Таким образом, в предлагаемом устройстве исключаетс искажение информации за счет приписывани р ду каналов значений напр жений развертки последующих тактов, что повышает доставерность измерений , а также обеспечиваетс параллельна запись информации в блок пам ти о всех сработавших на данном такте каналах и прерывание цикла развертки при измерении всех поданных на вход устройства напр жений , что повышает быстродействие устройства.

Claims

1. Устройство дл контрол параметров логических блоков, содержащее блок пам ти , генератор импульсов, счетчик импульсов , цифроаналоговый преобразователь, элемент ИЛИ, элемент задержки, многоканальный блок приоритета и группу схем сравнени , причем информационные входы устройства соединены соответственно с первыми входами схем сравнени группы, выход каждой схемы сравнени группы соединен с информационным входом соответствующего канала многоканального блока приоритета, перва группа выходов многоканального блока приоритета соединена с группой информационных входов блока пам ти, перва и втора группы информационных выходов счетчика импульсов соединены соответственно с группой адресных входов блока пам ти и группой входов цифроаналогового преобразовател , выход цифроаналогового преобразовател соединен со вторыми входами схем сравнени группы, выход элемента задержки соединен с первым входом элемента ИЛИ, выход которого соединен со входом генератора импульсов, управл ющий выход блока пам ти соединен

со вторым входом элемента ИЛИ, отличающеес тем, что, с целью повышени быстродействи и точности контрол , в устройство введен элемент И, причем выход генератора импульсов соединен со счетным входом счетчика импульсов, со входом элемента И, с входом элемента задержки и с первым установочным входом многоканального блока приоритета, выход элемента И соединен с установочным входом счетчика импульсов, и вторым установочным входо.м многоканаль0 ног,о блока приоритета, втора группа выходов многоканального блока приоритета соединена с группой входов элемента И.

2. Устройство по п. 1, отличающеес тем, что многоканальный блок приоритета

5 содержит в каждом канале первый и второй элемент И, первый и второй триггер, причем первый вход первого элемента И каждого канала вл етс информационным входом блока, выход второго элемента И каждого канала соединен с первыми входами

° первого и второго триггеров соответствующего канала и вл етс выходом группы выходов блока приоритета, выход первого элемента И каждого канала соединен со вторым входом второго триггера соответствующего канала, выход которого соединен с первым входом второго элемента И соответствующего канала, второй вход второго элемента И вл етс первым установочным входом блока, второй установочный вход блока соединен со вторыми входами вторых

0 триггеров всех каналов, первый вход первого триггера каждого канала соединен со вторым входом первого элемента И соответствующего канала, вторые выходы первого триггера каждого канала образуют вторую группу выходов блока приоритета.

5Источники информации,

прин тые во внимание при экспертизе

1.Авторское свидетельство СССР № 489115, кл. G 06 F 5/46, 1976.

2.Авторское свидетельство СССР № 4.85458, кл. G 06 F 15/46, 1976.