Claims (1)
В зтом устройстве входные инфсфмационные коды Ц х),.. .0.,- (х) , .. ,D(x) последовательно во времени пос.тупают на вход- блока псевдослучайного пре.образовател , где формируетс адрес в соответствии с входныг4 информационным кодом. Содержи «5е блок псевдослучайного преобразовани пос тупает в регистр адреса. При эчсм функциональна св зь ме зду информационным входным кедом (x) и,содер жимым R (х) регистра адреса обеспечиваетс за счет жесткой внутренней структуры блока псевдослучайног преобразовани , реализукадего выра се ние Щ(х} D (X) - Q,-(x). Т(х), (1 где вид многочлена Т{х) определ ет структуру блока преобразовани . В выражении (1) величина (х), вл юща с остатком от делени мног члена D (х) на многочлен Q (х) , используетс в качестве пр мого адрес пам ти. Вид многочлена Т(х), определ юще го структуру блока преобразовател , выбираетс таким образом, чтобы пол чить равномерное распределение адре сов R(x) по всему диапазону чеек iблока пам ти. При разр дности регистра адреса R(x). 4 многочлен Т(х) имеет следующий вид Т(х)1- т (х)+0 Т(х)+1 Т(х)+1. Врем доступа k произвольной чейке блока пам ти в известной сие теме уменьшаетс за счет обеспечени одновременно со сжатием информации жесткой функциональной (в соответствии с (1) св зи между входным сообщением и адресом чейки пам ти. Недостатком такой системы вл етс неоднозначность функционального преобразовани информационных кодов в адреса чеек блока пам ти, что приводит к уменьшению быстродействи устройства. Это вызвано необходимостью просмотра дополнительных областей пам ти и модификации адресов в случа х конгруэнтност Rj, (X) . Цель изобретени - увеличение быстродействи системы. Поставленна цель достигаетс тем, что в систему дл приема и накоплени информации, Содержащую входные регистры, первыз входы которых подключены к источникам инфор мации, выходы входных регистров сое динены с соответствующими первыми входами формировател промежуточног адреса и соответствующими первыми входами регистра числа, вторые вход которого соединены соответственно с первыми входами и выходами блока пам ти, регистр адреса, выходы кото рого соединены с вторыми входами блока пам ти, хронизатор, введен формирователь адреса, остатка, выходы формировател промежуточного адреса соединены с первьвчи входами формировател адреса остатка, выхо .Йы которого соединены с входами регистра адреса, первый, второй, третий и четвертый выходы хронизатора соединены соответственно с третьим входом регистра числа, вторым входом формировател адЬеса остатка, втор)дал входом формировател промежуточного адреса и объединенными вторьми входами входных регистров. На чертеже приведена блок-схема предлагаемой системы. Система содержит входные регистры 1 -Ij,, регистр 2 числа, хронизатор 3, формирователь 4 промежуточного адреса, формирователь 5 адреса остатка , регистр 6 адреса, блок 7 пам ти. Входные двоичные регистра 1 -1 предназначены дл хранени и одновременной записи входных информационных сообщений D (х) - D((x). Формирователь 4 служит дл фо ировани промежуточного адреса R(х) из последовательной записи п кодов D (х),0(х),...0 (х) .. .D(х), вл ющегос составным кодом при кодадресном преобразовании входньк сообщений в номер чейки блока 7 пам ти . Формирователь 5 предназначен дл формировани адреса, R2.{x) из промежуточного адреса R(х), при этом разр дность R.2(x) выбираетс равной разр дности регистра б адреса. Регистр адреса 6 служит дл хранени R(x) адреса обращени к блоку 7 пам ти, который осуществл ет хранение информации. Регистр 2 числа обеспечивает кратковременное запоминание при считывании или записи из блока 7 пам ти составного ключа, поступающего одновременно в регистр 2 числа. Хронизатор 3 предназначен дл . управлени и временной синхронизации остальных блоков системы. Система работает следующим образом. Входное сообщени D (х) ,. , .D,- (х) .. . Dy,(x), характеризующие исследуемый физический объект по р ду признаков, например D (х) - географические координаты, D2(x) - номера станций всемирной службы погоды, D,- (х) - тип и временные параметры измерений, D(x) - двоичные значени физических величин, поступают на регистры Необходимым условием эффективной работы предлагаемой-системы вл етс наличие нулевых значений кодов в информативных сообщени х D (х) , D2(x) ,.. .0 (х) ,.. .Ои(х) . При этом общее количество входных ненулевых информационных сообщений не должно превышать общее количество чеек блока 7 пам ти. По сигналам с выхода хронизатора 3 эти сообщени поступают в формирователь 4, который формирует промежуточный адрес R (х) из составног кода в соответствии с выражением R (x)D (x)...D(x)-Q(x)+T(x). (2 При этом, поскольку при многораэш дном составном коде некоторые его разр ды вл ютс нулевьми,количество конгруэнтных R(х) будет уменьшено. После получени сигнала с третье го выхода блока 3 управлени содержимое формировател 4 поступает на вход формировател 5, формирующего адрес R2(x) из величины R (х) , затем по сигналу с второго выхода хронизатора 3 содержимое формировател 5 переписываетс в регистр б адреса. По адресу, запомненному на регис б адреса, из блока 7 пам ти содержимое чейки поступает на регистр числа. Дл занесени составного кода rto адресу на регистре б в блок пам ти с второго выхода хронизатора 3 на регистр 2 числа поступает разрешающий сигнал. При равной веро тности по влени нулей в разр дах составного ключа, что эквивалентно равной веро тности по влени нулевых сообщений D (х) ,,,,Ц,- (х) ,,,, Dy,(x), количест во конгруэнтных адресов уменьшаетс пропорционально отношению разр дностей формирователей адреса. Таким образом, быстродействие системы увеличиваетс за счет устр нени неоднозначности при преобразовании информационных кодов в адр са чеек блока 7 пам ти благодар введению дополнительного формирова тел адреса дл организации двухровневого процесса формировани дреса. Формула изобретени Система дл приема и накоплени информации, содержаща входные регистры , первые входы которых подклю- . чены к источникам информации, выходы входных регистров соединены с соответствук дими первыми входами формировател промежуточного адреса и соответствующими первыми входами регистра числа, вторые входы которого соединены соответственно с первьлли входами и выходами блока пам ти, регистр адреса, выходы которого соединены с вторыми входами блока пам ти , и хронизатор, отличающа с тем, что, с целью повышени быстродействи систеыл, в нее введен фо5 1ирователь адреса остатка, выходы формировател промежуточного .адреса соединены с первыми входами формировател адреса остатка, выходы которого соединены с вхсдами регистра адреса, первый, второй, третий и четвертый выходы хронизатора соединены соответственно с третьим входом регистра числа, вторым входом формировател адреса остатка, вторым входом формировател промежуточного ащреса и объединенными вторыми входами входных регистров. Источники информации, прин тые во внимание при экспертизе 1,Патент США 3564512, кл, 340-1725, опублик, 1970, 2,Авторское свидетельство СССР № 482786, кл, G 08 С 15/02, 1972 (прототип),In this device, the input information codes Cx), ... .0., - (x), .., D (x) sequentially in time go to the input-block of the pseudo-random preformer, where the address is formed in accordance with the input4 information code. The “5th pseudo-random mapping block comes in the address register. In the case of functional communication, the information input shoe (x) and the contents of the R (x) address register are provided by the rigid internal structure of the pseudo-random transformation block, which is expressed by U (x} D (X) - Q, - ( x) .T (x), (1 where the type of the polynomial T (x) determines the structure of the transformation block. In expression (1), the quantity (x) that is the remainder of dividing the many terms D (x) by the polynomial Q (x ), is used as the forward memory address. The type of the polynomial T (x), which defines the structure of the converter block, is chosen in such a way that Obtain a uniform distribution of the addresses of R (x) over the entire range of the memory block cells. When the address register of the address is R (x), 4 the polynomial T (x) has the following form T (x) 1-t (x) +0 T (x) +1 T (x) +1. The access time k of an arbitrary cell of a memory block in a known topic is reduced by providing simultaneously with the compression of information a rigid functional (according to (1) connection between the input message and the address of the cell memory The disadvantage of such a system is the ambiguity of the functional transformation of information codes into the addresses of the cells of the memory block, which leads to a decrease in the speed of the device. This is due to the need to view additional memory areas and modify addresses in cases of congruence Rj, (X). The purpose of the invention is to increase the speed of the system. The goal is achieved by the fact that the system for receiving and storing information, containing input registers, the first inputs of which are connected to information sources, the outputs of input registers are connected to the corresponding first inputs of the intermediate address generator and the corresponding first inputs of the number register, the second input of which is connected respectively, with the first inputs and outputs of the memory block, the address register, whose outputs are connected to the second inputs of the memory block, the chronizer, the address driver is entered, remaining ka, the outputs of the intermediate address generator are connected to the initial inputs of the remainder address generator, the outputs of which are connected to the addresses of the address register, the first, second, third and fourth outputs of the chronizer are connected to the third input of the number register, the second input of the remainder address generator, and second) respectively the input of the intermediate address generator and the combined second inputs of the input registers. The drawing shows a block diagram of the proposed system. The system contains input registers 1 -Ij, a register 2 numbers, a chronizer 3, a shaper 4 of an intermediate address, a shaper 5 of the remainder address, a register 6 of the address, a block 7 of memory. Input binary registers 1 -1 are used to store and simultaneously write input information messages D (x) - D ((x). Shaper 4 is used to form the intermediate address R (x) from the sequential recording of n codes D (x), 0 ( x), ... 0 (x) .. .D (x), which is a composite code for the code addressing of incoming messages to the cell number of memory block 7. Shaper 5 is designed to form an address, R2. {x) from an intermediate address R (x), wherein the bit width R.2 (x) is chosen equal to the size of the address register B. The address register 6 serves to store the R (x) address of the access to the memory block 7, which stores the information. Register 2 of the number provides short-term memorization when reading or writing from the memory block 7 a composite key that enters simultaneously into register 2 numbers. Timer 3 is designed for. control and timing of the remaining blocks of the system. The system works as follows. Input message D (x),. .D, - (x) ... Dy, (x), characterizing the physical object under investigation by a number of attributes, for example, D (x) - geographical coordinates, D2 (x) - station numbers of the World Weather Watch, D, - (x) - measurement type and time parameters, D ( x) - binary values of physical quantities received by registers A necessary condition for the effective operation of the proposed system is the presence of zero code values in informative messages D (x), D2 (x), ... 0 (x), ... O and (x) At the same time, the total number of input non-zero informational messages should not exceed the total number of cells in the memory block 7. According to the signals from the output of the clock 3, these messages are sent to the driver 4, which forms the intermediate address R (x) from the composite code in accordance with the expression R (x) D (x) ... D (x) -Q (x) + T (x). (2 At the same time, since some of its bits are nil with multi-bottom composite code, the number of congruent R (x) will be reduced. After receiving the signal from the third output of control block 3, the contents of shaper 4 are fed to the shaper 5 input that forms address R2 (x) from the value of R (x), then the signal from the second output of the chroniser 3 is transferred to the address register B by the signal from the second output 3. From the memory block 7, the contents of the cell go to the number register. compound The rto address code on register b is sent to the memory block from the second output of chronizator 3 to the register of number 2. A resolving signal arrives at an equal probability of occurrence of zeros in the composite key bits, which is equivalent to the equal probability of zero messages D (x) ,,,, C, - (x) ,,,, Dy, (x), the number of congruential addresses decreases in proportion to the ratio of the address formers sharpeners. Thus, the system speed is increased by eliminating ambiguity when converting information codes to addresses block 7 memory cells and by introducing an additional form of address bodies to organize a two-level dres formation process. Claims of the Invention A system for receiving and storing information containing input registers, the first inputs of which are connected. To the information sources, the outputs of the input registers are connected to the corresponding first inputs of the intermediate address generator and the corresponding first inputs of the number register, the second inputs of which are connected respectively to the first and second memory inputs and outputs, the address register whose outputs are connected to the second memory inputs , and a chronizer, characterized in that, in order to increase the speed of the system, the form of the address of the residue is entered into it, the outputs of the intermediate address generator are connected to the first and the inputs of the remainder address generator, the outputs of which are connected to the inputs of the address register, the first, second, third and fourth outputs of the chroniser are connected respectively to the third input of the number register, the second input of the remainder address generator, the second input of the intermediate address shaper and the combined second inputs of the input registers. Sources of information taken into account in the examination 1, US Patent 3564512, cl, 340-1725, published 1970, 2, USSR Author's Certificate No. 482786, class G 08 C 15/02, 1972 (prototype),