SU930727A1 - Устройство дл измерени времени синхронизации - Google Patents

Description

(5) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ВРЕМЕНИ

«

Изобретение относилс  к технике электросв зи и может использоватьс  дл  проверки работы тактовой синхронизации дискретных систем св зи, устройств контрол  дискретных каналов и т.д.

Известно устройство дл  измерени  времени синхронизации, содержащее формирователь тактовых импульсов , первый выход которого соединен с первым входом счетчика времени и со входом датчика кода, блок регистрации , первый вход которого  вл етс  входом синхроимпульсов, а второй и третий входы соединены соответственно со вторым и третьим выходами формировател  тактовых импульсов, индикатор отстаивани  фазы, индикатор опережени  фазы, триггер и элемент задержки fl.

Однако известное устройство имеет длительное врем  измерени .

Цель изобретени  - сокращение времени измерени . СИНХРОНИЗАЦИИ

Посталенна  цель достигаетс  . тем, что в устройство дл  измерени  времени синхронизации, содержащее форг«)рователь тактовых импульсов , первмй выход которого соединен с первым входом счетчика времени и со входом датчика кода, блок регистрации, первый вход -которого  вл етс  входом синхроимпульсов, а

,д второй и третий входы соединены соответственно со вторым и третьим выходами формировател  тактовых им; пульсов, индикатор отставани  фазы, индикатор опережени  фазы, триггер

Claims (2)

1. ,j и злемент задержки, введены комму- , татор фазм, блок считывани  и блок пам ти, при этом выход блока регистрации соединен с первым входом комму татора фазы, со счетным входом тригJQ гера, с первым входом блока считывани  и со входом элемента задержки, выход которого соединен со вторым входом счетчика времени, выход которого соединен со вторым входом блока считывани , выход которого сое динен со входом блока пам ти, а первый и второй выходы триггера соединены соответственно с объединенными вторым входом коммутатора фазы и входом индикатора отставани  фазы и с объединенными входом индикатора опережени  фазы и третьим входом коммутатора фазы, четвертый и п тый входы и выход которого срединены соответственно с четвертым и п тым выходами и входом фор «1ровател  тактовых импульсов. Причем коммутатор фазы выполнен в виде дополнительного триггера, выход которого соединен с первыми входами первого и второго элементов И, вторые входы и выходы которых соединены соответственно с анхоАамй первого и второго дешифраторов и с первым и вторым ходами элемента ИЛИ выход Kotoporo соединен со вторым входом дополнительного триггера, первый вход которого, третьи входы первого и второго элементов И,входы первого и втррого дешиф|эаторов и выход ИЛИ  вл ютс  соответственно переем, аторым третьим, чет вертым и питым 8ХОДШ4И и выхбдом коммутатора фаз. На Чертеже дана ч труктурналэлект ричесйа  схема Предлагаемого yet ройства. УстройсгИб дл  идйерени  врейенй синхраииэаций содержит фор «ирова тель 1 такшвых импульсов, ta newBHT 2 задержки, блок 3 регистрацни, триггер 4, датчик 5 кода, счетчик 6 времени , блок 7 считывани , блок 8 пам ти , индикатор 9 отставани  фазы, индикатор to опережени  фазы, коммутатор 11 фазы состо щий из дополнительного триггера 12, первого .13 и второго И элементов И, элемента ИЛИ 15 и первого 16 и второго 17 дешифраторов , кроме того на чертеже, показан измер емый объект 18. Устройство работает следующим образом . Формирователь 1 тактовых импульсов формирует тактовые импульсы. В блоке 3 регистрации формируетс  импульс в середине синхронного такта, совпадение этого импульса с зоной регистрируетс  и оцениваетс  как наличие синхронизма. Коммутатор 11 фазы содержит первый 16 и второй 17 дешифраторы, которые формируют импульсы, отстающие от границы такта на +{0,5Т-Д и -(0,5- Л), где Т - врем  вхождени  в синхронизм; U - погрешность схемы. Элементы И коммутируемые триггером , пропускают поочередно с дешифраторов импульсы на элемент ИЛИ 15, при этом дополнительный триггер 12 разрешает -прохождение на элемент ИЛИ 15 только первого после регистрации си нхронизма импульса с соответствующего дешифратора. Из датчика 5 кода информаци , совпадающа  с тактовыми импульсами формировател  1 тактовых импульсов, поступает на информационный вход измер емого объекта 18, в схеме синхронизации которого начинаетс  подстройка фазы синхронного такта. При совпадении зоньь сформированной в блоке 3, импульса середины синхронного такта, сформированного также в блоке 3 на его выходе формируетс  импульс, регистрирующий наличие бинхронизма. Этот импульс перебрасывает триггер Ц и взводит дополнительный триггер 12, который дает разрешающий потенциал на элементы И коммутатора 11, однако открыт будет один из них в зависимости от состо ни  триггера . Пусть открыт второй элемент И И. Тогда ближайший импульс второго дешифратора 17 через второй элемент И 14 и элемент ИЛИ 15 сбрасывает формирователь 1 тактовых импульсов, смеща  при этом фазу Передающего такта на (0,5T-J) в сторону нап|5имер, опережени . ОдноЦременно задним фронтом импульса с шххэда э лемеита ИШ 15 сбрасываетс  дополните л ЬШЙ триггер 12, а импульс еи«хронизма из блока регистрации переносит через блок 7 изме 5€нную величину из счетчика 6 Btfeмени в блок в пам ти и через элемент 2 задержки сбросит счетчик 6 времени. Поспе подт гивани  фазы в измер емом объекте 18 синхронный такт в блоке 3 регистрации вновь совпадает со сформированной зоной и на выхЗДе блока 3 вновь сформируетс  импульс. Триггер k переводитс  в другое состо ние, при котором открываетс  первый элемент И 13 и закрываетс  второй элемент И 14. Одновременно сбрасывает дополнительный триггер 12, который открывает первый элемент И 13 по другому входу . Ближайии импульс отставани  открывает первый элемент И 13 по другому входу. БлижаЙ11ИЙ импульс отставани  на 0,5Т-& , формируемый первым дешифратором 16 через первый элемент И 13 и элемент ИЛИ 15 сбрасывает формирователь тактовых импульсов, а задний фронт этого импульса переводит дополнительный триггер 12 в исходное состо ние запреща  прохождение через первый элемент И 13 последующих импульсов первого дешифратора 16. Одновременно импульсом с выхода блока 3 содер жимое счетчика 6 времени через блок переноситс  в блок 8 пам ти, и через элемент задержки сбрасываетс  счетчик 6 времени. Теперь информаци  в датчике 5 кода вновь будет см щена по фазе на fO,5T-&) в сторону отставани  и т.д. Следует отметить, что устройство измер ет максимальное значение времени синхронизации (так как смещение информации осуществл етс  на максимальную величину - на половину такта) и позвол ет быстро проверить правильность работы схемы синхрониз ции при подт гивании фазы как в сто рону отставани ,, так и в сторону опережени . Это окобенно важно при проверке аппаратуры контрол  дискре ных каналов, в которой дл  получени большой точности определени  матема тического ожидани  местоположени  синхронного такта используетс  малый шаг коррекции, большой коэффициент интеграции реверсивного счетчика , в результате чего врем  вхождени  в синхронизм достаточно велико . Если врем  синхронизации в прове р емой аппаратуре очень малое, то дл  разрежени  быстромен ющихс  показаний можно импульс переноса на вход блока 7 подключить через делитель (выборочна  проверка). Таким образом, введение новых блоков значительно сокрацает врем  измерений. Формула изобретени  Устройство дл  измерени  времени синхронизации, содержащее формирова тель тактовых импульсов, первый выход которого соединен с первым вхоДОМ счетчика времени и со входом датчика кода, блок регистрации, первый вход которого  вл етс  входом синхроимпульсов, а второй и третий входы соединены соответственно со вторым и третьим выходами формировател  тактовых импульсов, индикатор отставани  фазы, индикатор опережени  фазы, триггер и элемент задержки , отличающеес  тем, что, с целью сокрацени  времени измерени , введены коммутатор фазы, блок считывани  и блок пам ти, при этом выход блока регистрации соединен с первый входом коммутатора фазы, со счетным входом триггера, с первым входом блока считывани  и со входом элемента задержки, выход которого соединен со вторым входом счетчика времени, выход которого соединен со вторым входом блока считывани , выход которого соединен со входом блока пам ти, а первый и второй исходы триггера соединены соответственно с объедииенными вторь1м входом коммутатора фазы и входом индикатора отставани  фазы и с объединенными входом индикатора опережени  фазы и третьим входом коммутатора фазы, четвертый и п тый входы и выход которого соединены соответственно с четвертым и п тым выходами и входом формировател  тактовых импульсов.
2. 2. Устройство по п. 1, о т п ичающееес  тем, что коммутатор фазы выполнен в виде дополнительного триггера, выход которого соединен с первыми входами первого и второго элементов Н, вторые входы и выходы которых соединены соответственно с выходами .первого и второго дешифраторов и с первым и вторым входами элемента ИЛИ, выход которого соединен со вторым входом дополни- i тельного триггера, первый вход которого , третьи входы первого и второго элементов И, .входы первого и второго дешифраторов и выход элемента ИЛИ  вл ютс  соответственно первым , вторым, третьим, четвертым и п тым входами и выходом коммутатора фазы. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № , кл. Н 04 L 11/08, 1970.