Claims (2)
Поставленна цель достигаетс тем, что в устройство дл контрол больших интегральных схема пам ти, содержащее программный блок, выход которого соединен с первым вхо 39 дом блока управлени , задающий генератор, выход которого подключен ко второму входу блока управлени , первый выход которого соединен с первым входом первого регистра данных и входом регистра адреса, выход которого соединен с первым входом формировател сигналов адреса, причем первый выход первого регистра данных, второй и третий выходы блока управлени соединены соответ1Ственно с первыми входами формирователей информационных и управл ющих сигналов и формировател строба, выход которого соединен с первым входом второго регистра данных , выход которого соединен со вторым вхо дом первого регистра данных, второй выход которого подключен к третьему входу блока управлени , второй вход второго регистра дан ных. Соединен с выходом компаратора, вход которого вл етс входом устройства, выхода ми которого вл ютс выходы преобразователей уровней сигналов, входы которых соедине ны соответственно с выходами формирователе информационных и управл ющих сигналов и формировател сигналов адреса, введены муль тивибратор, генератор тактовых сигналов, элемент задержки, счетчик тактов, коммутатор и логические блоки, причем вход мультивибратора соединен с входом задающего генератора а выход - со входом генератора тактовых сигналов и первым входом счетчика тактов, второй вход которого подключен к выходу генератора тактовых сигналов и выходу элемента задержки, входы логических блоков по ключены соответственно к выходам элемента задержки и счетчика тактов и к четвертому и п тому выходам блока управлени , а выходы - ко входам коммутатора, выхоДы которого соединены со вторыми входами формирователей управл ющих и информащюнных бигналов, формировател строба и формировател сигналов адреса. При этом каждый логический, блок целесоо разно выполнить в виде блока, содержащего р гистры, схемы сравнени , мультиплексоры, одновибраторы и триггер, причем первые входы мульхшшексоров объединены, и вл ютс первым входом логического блока, вторые входы соединены с первыми выходами соответствумцдах регистров, а выходы - с тактовыми входами соответствующих одновибраторов , выходы которых соединены со входами триггера и вл ютс одними из выходов логического блока, другим выходом которого вл етс выход триггера, разрещающие входы одаовибраторов подключены к выходам соответствуюших схем сравнени , первые входы которых объединены и вл ютс вторым входом логического блока, а вторые входы подключены ко вторым выходам соответствующих регистров, входы которых вл ютс соответственно третьим и четвертым входами логического блока. На чертеже изображена структурна схема предлагаемого устройства, содержаща , например , два логических блока. Устройство содержит программный блок 1, выход которого соединен с первым входом блока 2 управлени , задающий генератор 3, выход которого соединен со вторым входом блока 2, первый выход которого соединен с первым входом первого регистра 4 данных и входом регистра 5 адреса, выход которого соединен с первым входом формировател 6 сигналов адреса, а первый выход регистра 4 данных , второй и третий выходы блока 2 управлени соединены соответственно с первыми входами формирователей информационных сигналов 7, строба 8 и управл ющих сигналов 9, а выход формировател .8 строба соединен с первым входом второго регистра 10 данных, выход которого соединен со вторым входом регистра 5, второй выход которого соединен с третьим входом блока 2 управлени , а второй вход регистра 10 соединен с выходом компаратора II, вход которого подключен к выводу контролируемой больщой интегральной схемы 12 пам ти, остальные выводы которой подключены к соответствующим выходам преобразователей уровней сигналов 13, 14 и 15 , входы которых соединены соответственно с выходами формирователей 7, 9 и 6. Устройство также содержит мультивибратор 16, генератор 17 тактовых сигналов, элемент 18 задержки , счетчик 19 тактов, логические блоки 20, каждый из которых содержит регистры 21 и 22, схемы 23 и 24 сравнени , мультиплексоры 25 и 26 и одновибраторы 27 и 28 и триггер 29. Устройство также содержит коммутатор 30., Вход мультивибратора 16 соединен с выходом генератора 3, а выход - со входом генератора 17 и первым входом счетчика 19, второй вход которого подключен к выходу генератора 17 и входу элемента 18 задержки. Входы блоков 20 подключены соответс венно к выходам элемента 18 .задержки и .счетчика 19 и четвертому и п тому выходам блока 2, а выходы - ко входам коммутатора 30, выходы которого соединены со вторыми входами формирователей 6-9. В каждом логическом блоке первые входы мультиплексоров 25 и 26 объединены и вл ютс первым входом блока 20, вторые входы соединены с первыми выходами соответствующих регистров 21 и 22, а выходы - с тактовыми входами соответству ющих одновибраторов 27 и 28, выходы которых соеданены со входами триггера 29 и вл ютс одними из выходов блока 20, другим выходом которого вл етс выход триггера 2 разрешающие входы одновибраторов 27 и 28 подключены к выходам соответствующих схем 23 и 24 сравнени , первые входы которых объединены и вл ютс вторым входом блока 20, а вторые входы подключены ко вторым выходам соответствующих регистров 21 и 22, входы которых вл ютс соответственно третьим и четвертым входами блока 20. Устройство дл контрол больщих интеграл ных схем пам ти работает следующим образом Перед началом работы в блок 2 заноситс информаци о последовательности контрольны сигналов, которую необходимо подать на выводы провер емой большой интегральной схемы 12 пам ти, чтобы оценить ее работоспособ ность. В формирователи 7, 9 и 6 заноситс информаци о режимах формировани сигналов данных, управлени и адреса. В регистр 21 каждого блока 20 заноситс информаци о времени по влени сигнала на выходе одновибратора 27. В регистр 22 заноситс информащ1 о времени по влени сигнала на выходе одновибратора 28. После ввода информации управление передаетс блоку 2, который по тактам от генератора 3 вырабатывает команды дл управлени регистрами 4 и 5, а также вырабатывает сигналы управлени дл провер емой большой интегральной схемы 12 пам ти и сигнал считывани дп формировани строба. Сигналы управлени с блока 2 и сигналы с выходов регистров 4 и 5 поступают на формирователи 9, 7 и 6 дл формировани временных диаграмм между входными сигналами в соответствии с заданными сигналами , поступающими на эти формирователи из коммутатора 30. Сигналы управлени данных и адреса с выходов формирователей 9, 7 и 6 соответственно через преобразователи 13, 14 и 15 уровней поступают на входные выводы провер емой большой интегральной схемы 12 пам ти. С выходов провер емой большой интегральной схемы 12 пам ти сигналы через преобразователь 11 уровней поступают на входы регистра 10. В момент поступлени строба из формировател 8 сигналы с выходов провер емой большой интегральной схемы пам ти запоминаютс в регистре 10. Сигт налы с выхода регистра 10 поступают в регистр 4 дл сравнени . Результат сравнени в виде выходного сигнала , поступает из регистров 4 в блок 2 дл анализа. Формирователь 8 вырабатывает строб дл записи в регистр 10 при поступлении сигнала считывани из блока 2 и сигнала синхронизации из коммутатора 30. . С выхода генератора 3 сигнал поступает так же на вход мультивибратора 16, который фор мирует короткий сигнал Сброс дл предварительного обнулени счетчика 19 и генератора 17.. После окончани сброса генератор 17 начинает вырабатывать тактовые импульсы, котоpbie поступают на счетчик 19 и элемент 18 задержки. При совпадении кода на выходах счетчика 19 с кодом в одном из регистров 21 и 22 на выходе схем 23 и 24 сравнени вырабатываетс сигнал, поступающий на разрешающий вход соединенных с ним одаовибраторов 27 и 28 соответственно. Каждый из мультиплексоров 25 и 26 в зависимости от поступающих на их первые входы кодов подключает один из выбранных выходов элемента 18 задержки на тактовые входы соответствующих одновибраторов 27 и 28.. Применение предлагаемого устройства дл контрол больших интегральных схем пам ти позвол ет измен ть временные соотношени между сигналами данных, адреса и управлени во врем контрол , тто в 5-6 раз сокращает врем контрол каждой микросхемы пам ти типа К564РУ2. Формулаизобретени 1. Устройство дл контрол больших интегральных схем пам ти, содержащее программный блок, выход которого соединен с первым входом блока управлени , задающий генератор, выход которого подключен ко второму входу блока управлени , первый выход которого соединен с первым входом первого регистра данных и входом регистра адреса, выход которого соединен с первым входом формировател сигналов адреса, причем первый выход первого регистра данных,второй и третий выходы блока управлени соединены соответственно с первыми входами форми|ювателей информационных и управл ющих сигналов и формировател строба , выход которого соедашен с первым входом второго регистра данных, выход которого соединен со вторым входом первого регистра данных, второй выход которого подключен к третьему входу блока управлени , второй вход второго регистра данных соединен с выходом компаратора, вход которого вл етс входом устройства, выходами которого вл ютс выходы преобразователей уровней сигналов, входы которых соединены соответственно с выходами формирователей информационных и управл ющих сигналов и формировател сигналов адреса, отличающеес тем, что, с целью повышени быстродействи устройства и расишреии области его примене-. ни за счет обеспечени возможности программировани контрол , оно содержит мультивибратор , генератор тактовых сигналов, элементThis goal is achieved by the fact that a device for controlling large integrated circuits of memory contains a program block whose output is connected to the first input of the control unit, a master oscillator whose output is connected to the second input of the control unit, the first output of which is connected to the first input the first data register and the input of the address register, the output of which is connected to the first input of the address signal generator, the first output of the first data register, the second and third outputs of the control unit being connected respectively p1Svtvenno with the first inputs of the information and control signal formers and the gate former, the output of which is connected to the first input of the second data register, the output of which is connected to the second input of the first data register, the second output of which is connected to the third input of the control unit, the second input of the second register of Connected to the output of the comparator, the input of which is the input of the device whose outputs are the outputs of the signal level converters whose inputs are connected respectively to the outputs of the information and control signal generator and the address signal generator, a multivibrator, clock generator, delay element , clock counter, switch and logic blocks, with the input of the multivibrator connected to the input of the master oscillator and the output to the input of the clock signal generator and the first input of the counter The clocks, the second input of which is connected to the output of the clock signal generator and the output of the delay element, the inputs of logic blocks are connected respectively to the outputs of the delay element and the counter of clocks and to the fourth and fifth outputs of the control unit, and the outputs to the inputs of the switch, the outputs of which are connected with the second inputs of the control and information signal drivers, the gate driver and the address signal driver. In this case, each logical block is expediently executed as a block containing drivers, comparison circuits, multiplexers, one-shot and trigger, the first inputs of the multiple chips being combined, and the first inputs of the logical block, the second inputs are connected to the first outputs of the corresponding registers, and the outputs are with clock inputs of the respective single-oscillators, the outputs of which are connected to the trigger inputs and are one of the outputs of the logic unit, the other output of which is the trigger output, enabling inputs The oscillators are connected to the outputs of the respective comparison circuits, the first inputs of which are combined and are the second input of the logic unit, and the second inputs are connected to the second outputs of the respective registers, the inputs of which are the third and fourth inputs of the logic unit, respectively. The drawing shows a block diagram of the proposed device, containing, for example, two logical blocks. The device contains a software block 1, the output of which is connected to the first input of control unit 2, the master oscillator 3, the output of which is connected to the second input of block 2, the first output of which is connected to the first input of the first data register 4 and the input of the address register 5, the output of which is connected to the first input of the driver 6 of the address signals, and the first output of the data register 4, the second and third outputs of the control unit 2 are connected respectively to the first inputs of the drivers of the information signals 7, the gate 8 and the control signals 9, and you the gate driver .8 of the strobe is connected to the first input of the second data register 10, the output of which is connected to the second input of the register 5, the second output of which is connected to the third input of the control unit 2, and the second input of the register 10 is connected to the output of the comparator II, whose input is connected to the output controlled large integrated circuit memory 12, the remaining outputs of which are connected to the corresponding outputs of the signal level converters 13, 14 and 15, the inputs of which are connected respectively to the outputs of the formers 7, 9 and 6. The device also has holds a multivibrator 16, a clock signal generator 17, a delay element 18, a clock clock counter 19, logic blocks 20, each of which contains registers 21 and 22, comparison circuits 23 and 24, multiplexers 25 and 26, and one-shot 27 and 28 and trigger 29. The device also contains a switch 30. The input of the multivibrator 16 is connected to the output of the generator 3, and the output is connected to the input of the generator 17 and the first input of the counter 19, the second input of which is connected to the output of the generator 17 and the input of the delay element 18. The inputs of the blocks 20 are connected respectively to the outputs of the delay element 18 and the counter 19 and the fourth and fifth outputs of the block 2, and the outputs to the inputs of the switch 30, the outputs of which are connected to the second inputs of the drivers 6–9. In each logic block, the first inputs of multiplexers 25 and 26 are combined and are the first input of block 20, the second inputs are connected to the first outputs of the corresponding registers 21 and 22, and the outputs are connected to the clock inputs of the corresponding single vibrators 27 and 28, the outputs of which are connected to the trigger inputs 29 and are one of the outputs of block 20, the other output of which is the output of flip-flop 2, the enable inputs of single-oscillators 27 and 28 are connected to the outputs of the respective comparison circuits 23 and 24, the first inputs of which are combined and are the second input of the block 20 and the second inputs are connected to the second outputs of the respective registers 21 and 22, whose inputs are the third and fourth inputs of the block 20, respectively. A device for monitoring large integrated memory circuits works as follows Before starting operation, the sequence information is entered into block 2 control signals, which must be submitted to the conclusions of the large integrated circuit 12 of the memory being tested, in order to evaluate its operability. In the shaper 7, 9 and 6, information about the modes of forming the data, control and address signals is entered. The register 21 of each block 20 records information about the time of the signal at the output of the one-vibrator 27. The register 22 records information about the time of the signal at the output of the one-vibrator 28. After entering the information, the control is passed to the block 2, which, in cycles from generator 3, generates commands for control registers 4 and 5, and also generates control signals for the large memory integrated circuit 12 being tested and the read signal dp of strobe generation. The control signals from block 2 and the signals from the outputs of registers 4 and 5 are fed to drivers 9, 7 and 6 to form timing diagrams between input signals in accordance with predetermined signals supplied to these drivers from switch 30. Data control signals and addresses from drivers outputs 9, 7, and 6, respectively, through converters 13, 14, and 15 levels are fed to the input pins of the large integrated circuit 12 of the memory being tested. From the outputs of the tested large integrated circuit 12 memory, signals through the converter 11 levels are fed to the inputs of register 10. At the time of the strobe arrival from the driver 8, signals from the outputs of the checked large integrated memory circuit are stored in register 10. Signals from the output of register 10 are received to register 4 for comparison. The result of the comparison, in the form of an output signal, comes from registers 4 to block 2 for analysis. The imaging unit 8 generates a strobe for writing to the register 10 upon receipt of a read signal from block 2 and a synchronization signal from the switch 30.. From the output of generator 3, the signal also goes to the input of the multivibrator 16, which forms a short signal Reset to pre-zero the counter 19 and the generator 17. After the reset, the generator 17 begins to generate clock pulses, which are received by the counter 19 and the delay element 18. When the code at the outputs of the counter 19 coincides with the code in one of the registers 21 and 22, the output of the comparison circuits 23 and 24 produces a signal arriving at the enabling input of the oscillators 27 and 28 connected to it, respectively. Each of the multiplexers 25 and 26, depending on the codes arriving at their first inputs, connects one of the selected outputs of the delay element 18 to the clock inputs of the respective single-oscillators 27 and 28. The use of the proposed device for controlling large integrated memory circuits allows changing time ratios between data, address and control signals during monitoring, this shortens the monitoring time of each K564RU2 memory chip by a factor of 5-6. Claim 1. A device for controlling large integrated memory circuits comprising a software unit whose output is connected to the first input of the control unit, a master oscillator whose output is connected to the second input of the control unit, the first output of which is connected to the first input of the first data register and the register input address, the output of which is connected to the first input of the address signal generator, the first output of the first data register, the second and third outputs of the control unit being connected respectively to the first inputs The data generator and control signal generator and strobe generator, whose output is connected to the first input of the second data register, whose output is connected to the second input of the first data register, the second output of which is connected to the third input of the control unit, the second input of the second data register are connected to the output of the comparator whose input is the input of the device whose outputs are the outputs of the transducers of signal levels whose inputs are connected respectively to the outputs of the information drivers control signals and an address signal generator, characterized in that, in order to increase the speed of the device and to improve its application area -. nor by providing the possibility of programming a control, it contains a multivibrator, a clock generator, an element
задержки, счетчик тактов, коммутатор и логические блоки, причем вход мультивибратора соединен с выходом задающего геиератора а выход - со входом генератора тактовых сигналов и первым входом счетчика тактов, второй вход которого подключен к выходу генератора тактовых сигналов и к выходу элмента задержки, входы логических блоков подключены соответственно к выходам элемента задержки и счетчика тактов и к четвертому и п тому выходам блока управлени , а выходы - ко входам коммутатора, выходы которого соединены со вторыми входами формирователей управл ющих и информационных сигналов, формировател строба и формировател сигналов адреса.delays, clock counter, switch and logic blocks, with the multivibrator input connected to the output of the master geerator and the output to the clock generator input and the first clock counter input, the second input of which is connected to the clock generator output and delay element output, logical block inputs connected respectively to the outputs of the delay element and the clock counter and to the fourth and fifth outputs of the control unit, and the outputs to the inputs of the switch, the outputs of which are connected to the second inputs of the forms teley actuating and data signals and strobe shaper shaper address signals.
2. Устройство по п. 1, о т л и ч а ю щ ее с тем, что казкдый логический блок содержит регистры, схемы сравнени , мультиплексоры , одновибраторы и триггер, причем первые входы мультиплексоров объединены2. The device according to claim 1, so that the logic block contains registers, comparison circuits, multiplexers, one-shot and trigger, and the first inputs of the multiplexers are combined
И вл ютс . первым входом логического блока , вторые входы соединены с первыми выходами соответствующих регистрюв, а выходы - с тактовыми входами соответствующих одновибраторов, выходы которых соединены со входами триггера и вл ютс одними из вы ходов логического блока, другим выходом которого вл етс выход триггера, разрещающие входы одновибраторов подключены к выходам соответствующих схем сравнени , первые входы которых объединены и вл ютс вторым входом логического блока, а вторые входы подключены ко вторым выходам соответствующих регистров, входы которых вл ютс соответственно третьим и четвертым входами логического блока.And they are. the first input of the logic unit, the second inputs are connected to the first outputs of the respective registers, and the outputs are connected to the clock inputs of the corresponding one-oscillators, the outputs of which are connected to the trigger inputs and are one of the outputs of the logic block, the other output of which is the trigger output, allowing the single-oscillator inputs connected to the outputs of the respective comparison circuits, the first inputs of which are combined and are the second input of the logic unit, and the second inputs are connected to the second outputs of the corresponding reg strov, inputs of which are respectively third and fourth logic block inputs.
Источники информащти, прин тые во внимание цри экспертизе 1. Патент Японии № 48-41739, кл. 97(7) G 01, опублик. 1973.Sources of information taken into account by the examination expertise 1. Japanese patent No. 48-41739, cl. 97 (7) G 01, published. 1973.
2; Патент США N 3751649, кл. 235-153, опублик. 1973 (прототип).2; U.S. Patent No. 3,751,649, Cl. 235-153, published. 1973 (prototype).