SU892732A1 - Мажоритарное устройство - Google Patents
Мажоритарное устройство Download PDFInfo
- Publication number
- SU892732A1 SU892732A1 SU802909404A SU2909404A SU892732A1 SU 892732 A1 SU892732 A1 SU 892732A1 SU 802909404 A SU802909404 A SU 802909404A SU 2909404 A SU2909404 A SU 2909404A SU 892732 A1 SU892732 A1 SU 892732A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- majority
- inputs
- elements
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
Description
Изобретение относитс к автоматик и вычислительной технике и может быт использовано при синтезе устройств автоматического управлени повь денной надежности. Известно резервированное устройст во, содержащее мажоритарный элемент и индикаторы отказов, выходы которых через элемент ИЛИ соединены со входо счетчика, ключи, установленные на входе мажоритарного элемента, управл ющие входы которых соединены с выходами соответствующих индикаторов отказов, дополнительный элемент ИЛИ, подсоединенный ко входам мажоритарно го элемеита, и переключатель, управл ющий вход которого соединен с выходом счетчика, а сигнальные входы с выходами мажоритарного элемента и дополнительного элемента ИЛИ IjНедостатками этого устройства вл ютс сложность и низка надежность обусловленна наличием механических ключевых элементов. Наиболее близким техническим реше нием вл етс трехканальное мажоритарно-резервированное устройство, содержащее в каждом канале резервируемые блоки, соединенные с элементами контрол , мажоритарный элемент. элемент И-НЕ, первый вход которого подключен к выходу резервируемого блока, второй вход - к соответствую-iщему управл ющему входу мажоритарного элемента и к вйходу элемента контрол , а выход - к соответствующему информационному входу мажоритарного элемента 2j. Однако устройство имеет низкую надежность . Так, на выходе устройства по вл етс ложный единичный сигнал при возникновении ошибок типа ложный ноль на выходах первого и третьего резервируемых блоков и необнаружение этой сйиибки элементом контрол первого канала, т.е. на выходе элемента контрол держитс единичный сигнал (например, за счет отказа элемента контрол ), на выходе устройства по вл етс ложный нулевой сигнал, обусловленный состо нием сигналов на входах элементов И-НЕ, при возникновении ошибок типа ложна единица на выходах первого и второго резервируемых блоков. Цель изобретени - повышение на-. дежности. Указанна цель достигаетс тем, что мажоритарное устройство, имеющее в каждом канале резервируемыйблок.
выход которого соединен с элементом контрол , и мажоритарный элемент, содержит в каждом канале логический элемент неравнозначности, первый вход которого подключен к выходу резервируемого блока, второй вход к выходу элемента контрол , а выходк соответствующим входам .мажоритарного элемента,
На чер;геже изображена схема предложенного устройства.
Устройство содержит резервируемые блоки 1-3, элементы 4-6 контрол , логические элементы 7-9 неравнозначности , логические элементы 1012 ,логический элемент ИЛИ 13.
Логические элементы И 10-12 и логический элемент ИЛИ 13 образуют маж ритарный элемент, причем каналы попарно подключены ко входам логических элементов И.
Устройство работает следующим образом .
В исходном состо нии, когда резервируемые блоки 1-3 исправны, на выходах элементов 4-6 контрол устанавливаетс нулевой сигнал, свидетельствующий об отсутствии ошибок в каналах. Логические элементы 7-9 неравнозначности пропускают .выходные сигналы с резервируемых блоков 1-3 на входы мгикоритарного элемента .
В случае одновременного по влени ошибки сразу в двух каналах, элементы контрол этих каналов обнаруживают ошибку и на их выходах устанавливаетс единичный сигнал, который, поступа на ,входы соответствующих логических элементов неравнозначности , инвертирует входной ошибочный сигнал. Таким образом, на входах мажоритарного элемента устанавливаютс правильные сигналы.
Например, при по влении ложного единичнЪго сигнала на выходах резервируемых блоков 1 и 2 элементы 4 и 5 контрол вырабатывают единичный сигнал , который поступает на вторые входы элементов 7 и 8 неравнозначности , на первые входы которых поступают ложные единичные сигналы. На выходах элементов неравнозначности устанавливаетс правильный нулевой сигнал.
Таким образом, на выходе устройства устанавливаетс правильный нулевой сигнал.
В случае одновременного по влени ошибки сразу в двух каналах и необнаружение одной из них соответствующим элементом контрол (например, за счет его отказа) на входах мажоритарного элемента по вл етс только один ошибочный сигнал, который исправл етс мажоритарным элементом и
на выходе устройства устанавливаетс правильный сигнал.
Например, при по влении ложного нулевого сигнала на выходах резервируемых блоков 1 и 2 и при неЬбнаружении ошибок элементом 4 контрол первого канала (за счет его отказа), на первые входы элементов 7 и 8 неравнозначности поступают.ложные нулевые сигналы, на второй вход элемента 7 неравнозначности поступает ложный нулевой сигнал (сигнал необнаружени ошибки) с элемента 4 контрол , а на вто.рой вход элемента 8 неравнозначности поступает единичный сигнал с элемента 5 контрол . На выходе элемента 7 неравно- . значности по вл етс ложный нулевой сигнал, который поступает на вхо ды логических элементов И 10 и 11, а на выходах элементов 8 и 9 неравнозначности по вл етс правильный единичный сигнал, который поступает, на входы логических элементов И 10-12. На выходах логических элементов И 10 и 11 по вл етс ложный нулевой . сигнал, а на выходе логического элемента И 12 правильный единичный сигнад , т.е. на входах логического элемента ИЛИ 13 по вл етс два ложных нулевых сигнала и один правильный единичный сигнал. Ошибки исправл ютс в логическом элементе ИЛИ 13. На выходе устройства устанавливаетс правильный единичный сигнал.
Аналогично работает устройство (за счет симметричности схейпл) и при по влении ошибок в других каналах и отказах элементов контрол .
Изобретение обеспечивает надежную работу при по влении ошибок сразу в двух из трех резервируемых каналах и необнаружении одной из них элементом контрол , исключает сост зани на входах логических элементов.
формула изобретени
Мажоритарное устройство, содержащее в каждом канале резервируемый блок, выход которого соединен с элементом контрол , и мажоритарный Элемент , отличающеес тем, что, с целью повышени надежности,оно содержит в каждом канале логический элемент неравнозначности, первый вход которого подключен к выходу резервируемого блока, второй вход к выходу элемента контрол , а выход5 к соответствук цим входам мажоритарного элемента.
Источники информации, прин тые во внимание при экспертизе
1.Авторское свидетельство СССР 0 411455, кл. И 03 К 19/42, 1974.
2.Авторское свидетельство СССР 562822, кл. Н 03 К 19/42, 1977,
Claims (1)
- формула изобретенияМажоритарное устройство, содержащее в каждом канале резервируемый блок, выход которого соединен с элементом контроля, и мажоритарный 'Элемент, отличающееся тем, что, с целью повышения Надежности,Оно» содержит в каждом канале логический элемент неравнозначности, первый вход которого подключен к выходу резервируемого блока, второй вход к выходу элемента контроля, а выходк соответствующим входам мажоритарного элемента.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802909404A SU892732A1 (ru) | 1980-04-16 | 1980-04-16 | Мажоритарное устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802909404A SU892732A1 (ru) | 1980-04-16 | 1980-04-16 | Мажоритарное устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU892732A1 true SU892732A1 (ru) | 1981-12-23 |
Family
ID=20889427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802909404A SU892732A1 (ru) | 1980-04-16 | 1980-04-16 | Мажоритарное устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU892732A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2402309A (en) * | 2003-05-08 | 2004-12-01 | Hewlett Packard Development Co | Voting circuit |
-
1980
- 1980-04-16 SU SU802909404A patent/SU892732A1/ru active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2402309A (en) * | 2003-05-08 | 2004-12-01 | Hewlett Packard Development Co | Voting circuit |
GB2402309B (en) * | 2003-05-08 | 2006-03-15 | Hewlett Packard Development Co | Voting circuit |
US7225394B2 (en) | 2003-05-08 | 2007-05-29 | Hewlett-Packard Development Company, L.P. | Voting circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4279034A (en) | Digital communication system fault isolation circuit | |
SU892732A1 (ru) | Мажоритарное устройство | |
JPH0454411B2 (ru) | ||
SU991613A2 (ru) | Мажоритарное устройство | |
SU1156273A1 (ru) | Трехканальна резервированна вычислительна система | |
SU978352A1 (ru) | Многоканальное восстанавливающее логическое устройство | |
SU1112567A2 (ru) | Мажоритарное устройство | |
SU970700A2 (ru) | Логическое резервированное устройство | |
SU1394431A1 (ru) | Многоканальное восстанавливающее устройство | |
SU744659A1 (ru) | Устройство дл считывани графической информации | |
SU1173553A2 (ru) | Резервированный счетчик | |
SU618875A1 (ru) | Трехканальное резервированное устройство | |
SU739537A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
SU991628A1 (ru) | Многоканальное резервированное устройство | |
SU1040488A1 (ru) | Трехканальна резервированна измерительна система | |
SU424120A1 (ru) | Устройство для контроля дублированных систем управления | |
SU894870A1 (ru) | Многоканальное мажоритарное резервированное логическое устройство | |
SU1018255A1 (ru) | Трехканальное восстанавливающее резервированное логическое устройство | |
SU961155A1 (ru) | Резервированный делитель частоты следовани импульсов | |
SU1103373A1 (ru) | Мажоритарно-резервированное устройство | |
RU2015543C1 (ru) | Устройство для мажоритарного выбора сигналов | |
SU1094151A1 (ru) | Мажоритарное устройство | |
SU884147A1 (ru) | Устройство контрол счетчика | |
SU1120336A1 (ru) | Устройство дл контрол микропроцессорной системы | |
SU642889A1 (ru) | Устройство дл мажоритарного выбора сигналов |