SU886285A1 - Устройство интегрального приема дискретных сигналов - Google Patents
Устройство интегрального приема дискретных сигналов Download PDFInfo
- Publication number
- SU886285A1 SU886285A1 SU802865533A SU2865533A SU886285A1 SU 886285 A1 SU886285 A1 SU 886285A1 SU 802865533 A SU802865533 A SU 802865533A SU 2865533 A SU2865533 A SU 2865533A SU 886285 A1 SU886285 A1 SU 886285A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- discrete signals
- pulses
- fronts
- positive
- Prior art date
Links
Description
(54) УСТРОЙСТВО ИНТЕГРАЛЬНОГО ПРИЕМА ДИСКРЕТНЫХ СИГНАЛОВ
Изобретение относитс к радиотехнике и может, использоватьс дл приема (регистрации) дискретных сигналов при реализации технических средств систем св зи.
Известно устройство интегрального приема дискретных сигналов, содержащее последовательно соединенные блок выделени фронтов принимаемых посылок первый элемент ИЛИ и блок синхронизации принимаемых посылок, а также интегратор, при этом вход интегратора объединен с входом блока вьщелени фронтов принимаемых посьшок. .
Однако известное устройство недостаточно помехоустойчиво .
Цель изобретени - повышение помехоустойчивости устройства. . Дл достижени поставленной цели в устройство введены блок синхронизации по положительным и отрицательным фронтам, второй элемент ИЛИ и два элемента И при этом входы блока синхронизации по поло)штельным и отриНательным фронтам соединены соответственно с выходами блока вьщелени фронтов принимаемых посылок, а выходы блока синхронизации по положительным и отрицательным фронтам через второй элемент ИЛИ подключены к первым входам элементов И, вторые входы которых соединены соответственно с двум противофазными выходами блока синхронизации принимаемых посылок, а выходы
10 элементов И подключены к соответствующим входам управлени интегратора.
На чертеже представлена структурна электрическа схема предлагаемого устройства.
15
Устройство интегрального приема дискретных сигналов содержит блок 1 выделени фронтЬр принимаемых, посылок , включаюпщй в себ блок 2 выделени фронтов положительных посылок и блок
20 3 вьщелени фронтов. отрицательных посьшок; первьй и второй элементы ИЛИ 4 и 5, два элемента И 6 и 7, интегратор 8, блок 9 синхронизации принимаемых посылок и блок 10 cnHxpOFMsauHH по положительным и отрицательным фронтам , включающий в себ блок 11 синхронизации положительных фронтов и блок 12 синхронизации отрицательных фронтов.
Устройство работггет следующим образом .
Пусть работа идет при укороченной преобладани ми положительной посылке и удлиненной отрицательной посьшке. Эти посьшки, кроме преобладаний,могут иметь дополнительные случайные краевые искажени . Последовательность принимаемых посылок поступает на вход блока I и на вход интегратора 8. С выхода блока 2 фронты поступают на вход блока 1 1 и воздействуют нанего так, что на выходе образуетс непрерывна последовательность синхроимпульсов с периодом То, фаза которых совпадает со средней фазой положитель№1х фрон тов. Эта последовательность вл етс устойчивой, так как блок П обладает свойством усреднени . С вьпсода блока 3 выделенные отрицательные фронты поступают на вход блока 12, на выходе которого образуетс также непрерывна последовательность синхроимпульсов .
Выходы обоих блоков 11 и 12 объедин ютс во втором злементе ИЛИ 5. На вход блока 9 поступают как положительные , так и отрицательнь;е фронты, объединен№1е первым элементом ИЛИ 4. Блок 9 на своем приемном выходе генерирует последовательность пр моугольных импульсов длительностью 1/2 с.периодом Т, фаза этой последовательност совпадает со средней фазой положительных и отрицательных фронтов, т. е. располагаетс между ними. Така фаза соответствует фазе неискаженных посылок .
Импульсы длительностью 1/2 Т с выходов блока 9 используютс как пьедестал-импульсы дл коротких импульсов с выхода второго элемента ИЛИ 5. В результате логического умножени импульсов в элементе И 6 на его выходе образуетс последовательность коротких импульсов, фаза которых совладает с фазой последовате.пьности на выходе блока 1I со средней фазой фронтов , определ ювшх м:омент начала интегрировани .
А в результа-1 Ч лсп-нческого умножени .импульсов 13 Лl teFlto И 7 на его
выходе образуетс лоследовательность, используема дл определени момента окончани интегрировани посьтки. Таким образом, предлагаемое устройство вырабатывает импульсы, определ ющие начало и конец интегрирова . ни , причем период интегрировани оказываетс равным средней длительности укороченной преобладани ми посылки .
Следовательно, обеспечиваетс техническое решение задачи вьщелени периода интегрировани , завис щего от величины посто нных и медленно ме5 н кшщхс искажений посылок, что и создает положительный эффект увеличени помехоустойчивости регистрации импульсов.
Claims (1)
1.Теори и техника передачи дан5 ных ителегра 1и . Под ред. Л. П. Пуртова ,1973, с. 150,156, рис, 4,1, 4.3.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802865533A SU886285A1 (ru) | 1980-01-04 | 1980-01-04 | Устройство интегрального приема дискретных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802865533A SU886285A1 (ru) | 1980-01-04 | 1980-01-04 | Устройство интегрального приема дискретных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU886285A1 true SU886285A1 (ru) | 1981-11-30 |
Family
ID=20870467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802865533A SU886285A1 (ru) | 1980-01-04 | 1980-01-04 | Устройство интегрального приема дискретных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU886285A1 (ru) |
-
1980
- 1980-01-04 SU SU802865533A patent/SU886285A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1530053A (en) | Data receiver | |
SU886285A1 (ru) | Устройство интегрального приема дискретных сигналов | |
US5088106A (en) | Phase shift circuit and repeater using the same | |
US5235596A (en) | Circuit arrangement for generating synchronization signals in a transmission of data | |
GB796859A (en) | Improvements in or relating to secrecy communication systems | |
GB1381338A (en) | Signal receivers | |
JPS5459810A (en) | Signal waveform transmission system | |
SU568210A1 (ru) | Устройство громкоговор щей двухпроводной дуплексной св зи | |
GB1518006A (en) | Frequency-selective signal receiver | |
SU1660191A2 (ru) | Многоканальна некогерентна система св зи | |
RU1818702C (ru) | Устройство дл разделени группового сигнала | |
JP2559495Y2 (ja) | タイミング抽出回路 | |
SU1363501A1 (ru) | Цифровой частотный демодул тор | |
SU987838A1 (ru) | Регенератор цифрового сигнала | |
SU1555869A1 (ru) | Система передачи и приема дискретной информации | |
SU1312748A1 (ru) | Устройство дл приема относительного биимпульсного сигнала | |
SU1185627A1 (ru) | Устройство синхронизации приемника многочастотных сигналов | |
SU500570A1 (ru) | Устройство дл преобразовани входного сигнала в системах синхронизации | |
RU2048688C1 (ru) | Устройство для приема цифрового сигнала из двухпроводной линии дуплексной связи | |
SU1762418A1 (ru) | Устройство передачи и приема двоичных сигналов | |
SU1467777A1 (ru) | Устройство дл передачи и приема цифровых сигналов | |
SU647876A1 (ru) | Устройство синхронизации | |
SU1434558A1 (ru) | Регенератор цифрового сигнала | |
GB1137705A (en) | Oscillator | |
SU741478A2 (ru) | Устройство дл синхронизации дискретной информации |