Claims (2)
Изобретение относитс к вычисгагтельной тех нике, в частности к дшгафраторам, и может быть использовано в определенных зааомтаавших устройствах шифровых вычислительных машин, в частности, в гаггегральном испош1ении {Ьвестж дешифратор ЗУ, содержащий N входщых адресных ЭОЛ инверторов и 2 элементе И на диодах Шотткн, анода которых подключены к нагрузочным резисторам, а катоды - к соответствуюиот выходам 1. Однако быстродействие этото устройства относительно невысоко. Наиболее близок к предлагаемому дешифратор , запснъшнающего устройства, содержащий N адресных ЭСЛ ииверторсш, каждый из которых выполнен на первом k атор(л п-р-п транзисторах , эмиттеры которых подключены через первый и второй резисторы к первенцу источнику тока, коллектсфы - к первой и второй св зи катодов соответствующих диодов элементов И, аноды которых с ъещшшы в одну из 2 соответствующих ащтесных групп, соеднненных с базой третьего транзистора и через третий резистор - с земл ной шиной и коллектором третьего транзистора, эмиттер которого соедашен с одной из соответствующих 2 выходных шин, база первого транзистора через входной эмиттерный повторитель на четвертом транзисторе соединена со второй шиной адреса, база второго транзистора подключена к опорного напр жени The invention relates to vychisgagtelnoy the nick, particularly to dshgafratoram, and may be used in certain zaaomtaavshih devices cipher computers, in particular gaggegralnom isposh1enii {vestzh decoder memory comprising N vhodschyh address EOL inverters and two elements and diodes Shottkn, anode which are connected to the load resistors, and the cathodes - to the corresponding output from 1. However, the speed of this device is relatively low. Closest to the proposed decoder, the transducer device contains N addressable ECL and transistors, each of which is made on the first k atom (lnpn transistors, the emitters of which are connected through the first and second resistors to the first-born current source, the collectors to the first and the second connection of the cathodes of the corresponding diodes of the elements I, the anodes of which are connected to one of the 2 corresponding sized groups connected to the base of the third transistor and through the third resistor to the ground bus and collector of the third transistor whose emitter th soedashen with a respective one of two output lines, the base of the first transistor via an emitter follower input on the fourth transistor connected to the second address bus, a second transistor base is connected to the reference voltage
2. Одаако и у этот-о устройства быстродействие невысоко, так как паразитные емкости входных шин элементов И перезар жаютс током , протекающим через вентили элементов И. Целью изобретени вл етс повышение быстродействи . Дш1 этого в дешифраторе эапомт1ающето ус1ройства, содержащем N адресных ЭСЛ ffitBepTopoB, каждый из которых выполнен на первом и втором п-р-п транзисторах , эмиттеры которых подключены через первый и второй резисторы к первому источнику тока, коллекторы - к первой и второй шинам св зи катодов соответствующих диодов элементов И, аноды которых, объединены в одну из 2 соответствующих адресных групп, соединенных с базЫ третьего транзистора и через третий резистор - с земл ной шиной И коллектором третьего транзистора, эмиттер которого соединен с одной из соответствующих 2 выходных шин, база первого транзистора через входной эмиттерный повторитель на четве том транзисторе соединена со входной шиной адреса, база второго транзистора подключена к источнику опорного напр жени , в каждую адресную группу введены два дополнительных транзистора и дополнительный ЭСЛ инвертор, выполненный на п том и шестом транзисторах, причем змиттеры последних подсоединены ко второму Hcio4HHKy тока, коллекторы - через соответствующие четвертый и п тый резисторы к земл ной шине, база п того транзистора соединена с эмиттером первого транзистора, база шестого транзистора - с эмиттером второго транзистора, коллекторы дополнительных транзисторов соединены с земл ной шиной, эмит теры - с коллекторалта соответствующих первого и второго транзисторов, а базы - с коллекторами соответствующих п того и шестого транзисторов -дополнительного ЭСЛ инвертора. На чертеже представлена принципиальна электрическа схема предложенного устройства Устройство содержит входной эмиттерный повторитель на транзисторе 1 и генераторе тока 2, адресный ЭСЛ - инвертор на транзистО pax 3 и 4, резисторах 5 и 6 и генераторе тока 7, дополнительный ЭСЛ-инвертор на транзисторах 8, 9, резисторах 10, 11, генераторе тока 12, дополнительные выходные транзисторы 13, 14, элементы И на диодах 15-17, резистор 18. Шина 19 вл етс земл ной, а щина 20 - шиной питани . База транзистора 4 подсоединена к шине 21 источника опорного напр же ш JQ , Кроме того, имеютс входные шины 22-1-22-N и выходные шины 23-1-23, которые подключены к эмиттеру транзистора i24. Пусть на входе дешифратора (шина 22-1) потенциал мен етс от низкого (,6 в) к высокому (Ugx -0,8 в). При этом ток, задаваемый генератором 7, переключаетс в тран зистор 3, потенциал коллектора которого мен етс от высокого к низкому. Потенциал коллектора транзистора 4 мен етс от низкого к высокому. Паразитные емкости входных шин вентилей элементов И, подключенных к коллектЬру транзистора 3, перезар жаютс током, протекающем через транзистор. Ток, задаваемый генератором тока 12, переключаетс в транзистор -8, транзистор 13 закрываетс , а транзистор 14 открываетс от возрастающего потенциала на коллекторе транзистора 9, так как потенциал коллектора ранзистора 4 мен етс от нижнего к верхнему, граничиваемому резистором 18, паразитные мкости шины, подключенной к коллектору ранзистора 4, разр жаютс током через транистор 14, который индуктирует цепь диод езистор вентил элемента И. В результате меньшаетс сопротивление цепи, через котоую разр жаютс паразитные емкости входых шин вентилей элементов И, и ускор етс перезар дка этих емкостей, что повышает быстродействие устройства. Формула изобретени Дешифратор запоминающего устройства, содержащий N адресных ЭСЛ инверторов, каждый из которых выполнен на первом и втором п-р-п транзисторах, эмиттеры которых подключены через первый и второй резисторы к пе{ вому источнику тока, коллекторы - к первой и второй шинам св зи катодов соответствующих диодов элементов И, аноды которых объединены в одну из 2 соответствующих адресных групп, соединенных с базой третьего транзистора и через третий резистор - с земл ной шиной и коллектором третьего транзистора, эмиттер которого соединен с одной из соответствующих 2 выходных шин, база первого транзистора через входной эмиттерный повторитель на чет вертом транзисторе соединена со входной шиной адреса, база второго транзистора подключена к источнику опорного напр жени , отличающийс тем, что, с целью повышени быстродействи , в каждую адресную группу введены два дополнительных транзистора и дополнительный ЭСЛ-инвертор на п том и шестом транзисторах, причем эмиттеры последних подсоединены ко второму источнику тока, коллекторы - через соответствующие четвертый и п тый резисторы к земл ной шине, база п того транзистора соединена с эмиттером первого транзистора, база шестого транзистора - с эмиттером второго транзистора, коллекторы до полнительных транзисторов соединены с эемл ной шиной, эмиттеры - с коллекторами соответствующих первого и второго транзисторов, а базы с коллекторами соответствующих п того и шестого транзисторов дополнителънси-о ЭСЛ-инвертора . Источники информации, прин тые во внимание при экспертизе 1.Патент США N 4017285, кл. 340 -166, 1975. 2.fEEE InternationalSolid-State Circuits Conference, Session IX Them 9,6, A G ns 4 kb Bipolat RAM using Switched Load Resistor Memory Cell. , 1979 (прототип).2. Odaako and at this device the speed is not high, since the parasitic capacitances of the input busbars of the elements AND are recharged by the current flowing through the valves of the elements I. The aim of the invention is to increase the speed. This is in the decoder of an apparatus containing N addressable ECL ffitBepTopoB, each of which is made on the first and second npp transistors, the emitters of which are connected through the first and second resistors to the first current source, the collectors to the first and second communication buses the cathodes of the corresponding diodes of the elements And, the anodes of which are combined into one of the 2 corresponding address groups connected to the base of the third transistor and through the third resistor to the ground bus And the collector of the third transistor whose emitter is connected to one of the corresponding 2 output busses, the base of the first transistor is connected to the input address bus of the fourth emitter input repeater, the base of the second transistor is connected to the reference voltage source, two additional transistors and an additional ECL inverter are added to each address group and the sixth transistors, with the zmitters of the latter connected to the second Hcio4HHKy current, the collectors through the corresponding fourth and fifth resistors to the ground bus, the base of the fifth transistor is connected and with the emitter of the first transistor, the base of the sixth transistor — with the emitter of the second transistor, the collectors of the additional transistors are connected to the ground bus, the emitters from the collector of the corresponding first and second transistors, and the bases with the collectors of the corresponding fifth and sixth transistors — the additional ECL inverter . The drawing shows the electrical circuit of the proposed device. The device contains an input emitter follower on transistor 1 and current generator 2, address ECL - inverter on pax 3 and 4 transistor, resistors 5 and 6 and current generator 7, additional ECL inverter on transistors 8, 9 resistors 10, 11, current generator 12, additional output transistors 13, 14, elements And diodes 15-17, resistor 18. Bus 19 is an earth bus, and 20 is a power bus. The base of the transistor 4 is connected to the bus 21 of the source of the reference voltage w JQ. In addition, there are input buses 22-1-22-N and output buses 23-1-23, which are connected to the emitter of transistor i24. Let the potential at the input of the decoder (bus 22-1) vary from low (, 6 in) to high (Ugx -0.8 in). In this case, the current set by the generator 7 is switched to the transistor 3, the collector potential of which varies from high to low. The collector potential of transistor 4 varies from low to high. The parasitic capacitances of the input lines of the gates of the elements And connected to the collector of the transistor 3 are recharged by the current flowing through the transistor. The current set by current generator 12 switches to transistor -8, transistor 13 closes, and transistor 14 opens from an increasing potential at the collector of transistor 9, because the collector potential of the runner 4 varies from lower to upper, bordered by resistor 18, parasitic bus capacitances, connected to the collector of the ranzistor 4, is discharged by a current through the transistor 14, which induces a diode resonator circuit of the element I valve. As a result, the resistance of the circuit through which the parasitic capacitances of the input veins tires are discharged Ile member and is accelerated and recharging of these receptacles, which increases the speed of the device. DETAILED DESCRIPTION OF THE INVENTION A memory decoder comprising N addressable ECL inverters, each of which is made on the first and second np transistors, the emitters of which are connected via the first and second resistors to the first current source, the collectors to the first and second buses cathodes of corresponding diodes of elements I, the anodes of which are combined into one of 2 corresponding address groups connected to the base of the third transistor and through the third resistor to the ground bus and collector of the third transistor whose emitter with The base of the first transistor is connected through the input emitter follower on the fourth transistor to the input address bus, the base of the second transistor is connected to a reference voltage source, characterized in that, in order to increase speed, to each address group Two additional transistors and an additional ECL inverter are introduced on the fifth and sixth transistors, the emitters of the latter being connected to the second current source, the collectors through the corresponding fourth and the fifth resistors to the earth bus, the base of the first transistor is connected to the emitter of the first transistor, the base of the sixth transistor is connected to the emitter of the second transistor, the collectors of the additional transistors are connected to the earth bus, the emitters to the collectors of the corresponding first and second transistors, and the bases The collectors of the corresponding fifth and sixth transistors are an additional ECL inverter. Sources of information taken into account in the examination 1.US Patent N 4017285, cl. 340 -166, 1975. 2.fEEE International Solid-State Circuits Conference, Session IX Them 9.6, ABC 4kb Bipolat RAM using Switched Memory Resistor Memory Cell. 1979 (prototype).