SU868748A2

SU868748A2 - Device for discriminating multi-digit code

Info

Publication number: SU868748A2
Application number: SU792753005A
Authority: SU
Inventors: Илларион Иванович Захарчук; Владимир Александрович Смагин; Юрий Васильевич Трудов
Original assignee: Военный Инженерный Краснознаменный Институт Им. А.Ф.Можайского
Priority date: 1979-04-16
Filing date: 1979-04-16
Publication date: 1981-09-30

Description

Изобретение относитс к автомати ке и вычислительной технике и может быть использовано при создании цифровых систем переработки информации По основному авт.св. 746501 известно устройство дл вьщелени многоразр дного кода, содержащее nx(2m-l) узлов анализа мажоритарных элементов, причем информационный вход каждого (ixj)-oro узла анализа соединен с j-ым входом i-ой группы входов устройства, где i 1,2,...п j 1,2,.,,{2m-l), выход i-oro мажоритарного элемента подключен к первому входу управлени (ixl), (1x2), Г|х(2т-1)-ого узлов анализа, первый второй, третий, четвертый и п тый вы ходы каждого (Ixj)-oro узла анализа соединены со вторым, третьим, четвер тым, ПЯТЫМ..И шестым входами управле ни lH-1)xj-oro узла анализа, выход результата узла анализа подключен к j-ому входу 1-ого мажоритарного элемента, при згтом Кс1ждый их)-ый узел анализа, где i 2, 3,...n;j 1,2.. . .(2m-1), содержит элементы И, ИЛИ НЕ, элемент неравнозначности , элемент запрета, приче первый вход первого элемента И соед нен с информационным входом узла, выход первого элемента И подключен к первому входу первого элемента ИЛИ, выход которого соединен с первыми . входами элемента неравнозначности и элемента запрета и с выходом, результата узла анализа, выходы элемента неравнозначности и элемента запрета подключены к первым входам второго и третьего элементов ИЛИ соответственно- , второй и третий входы первого элемента И соединены со вторым и четвертым входами управлени узла анализа , второй вход элемента неравнозначности и второй вход элемента запрета подключены к первой шине управлени узла анализа, второй вход второго элемента ИЛИ соединен с третьим входом управлени узла анализа, вторые входы первого и третьего элементов ИЛИ подключены к шестому и п тому входам управлени узла анализа соот-. ветственно, выход элемента ИЛИ соединен с первым входом второго элемента И, со вторым выходом узла анализа и через первый элемент НЕ с первым выходом узла анализа выход третьего элемента ИЛИ подключен ко второму входу второго элемента И, к четвертому выходу узла ангшиэа и через второй элемент НЕ - к третьему входу узла анализа, выход второго элемента И соединен с п тым выходом узла анализа, а каждый (1xj)-ый. узел анализа, где j 1,2, ...(2m-1) , содержит элемент неравнозначности, эле мент запрета, элементы И,НЕ, причем первые входы элемента неравнозначнор -ти и элемента запрета соединены с информационным входом узла анализа, вторые входы элемента неравнозначности и элемента запрета подключены к первому входу управлени , выход элемента неравнозначности соединён с первым входом элемента И, со вторым выходом узла анализа и через пер вый элемент НЕ - -с первым выходом узла анализа,выход элемента запрета подключен ко второму входу элемента И, к четвертому выходу узла анализа и через второй элемент НЕ - к третьему выходу узла ансшиза, выход элемента И соединен с п тым выходом узла анализа. Это устройство позвол ет формировать на выходе код среднего значени совокупности входных кодов l. Недостатком указанного устройства вл етс невозможность выделени нар ду со средним минимального и макси мального кодов. Цель изобретени - расширение функциональных возможностей за счет выделени нар ду со средним максимального и минимального кодов. Поставленна цель достигаетс тем, что устройство дл вьщелени многоразр дного кода содержит дополнительно п элементов ИЛИ, п элементов И п управл ющих элементов И п объедин ющих элементов ИЛИ, причем информационные входы каждого мажоритарного элемента соединены с одноименными вхо амк соответствующих элементов И и ИЛИ, управл н цие входы мажоритарных элементов подключены к первой шине задани режима устройства , управл ющие входы элементов И подключены ко второй шине задани режима устройства, выход каждого элемента ИЛИ соединен с первьм входом соответствующего управл ющего элемента И, второй вход которого под ключен к третьей шине задани режима устройства, входы каждого объедин ющего элемента ИЛИ соединены с выходами COOT: этствующир элементов И, ма жоритарного элемента и управл ющего элемента И, а выход - с первьаш входами управлени узлов анализа соответствующего столбца и с соответству ющим выходом устройства. На чертеже показана функциональна схема предлагаемого устройства дл случа п 2. Устройство содержит nx(2m-l) уз 1 (2т-1), 2, лов анализа 1 1(2т-1),...,п мажоритарных элементов 2,22,..., каждый узел анализа 1-fi (где i 2,...,п J 7 1/ Umсодержит элемент ИЗ, элемент 4 не-, равнозначности, элемент 5 запрета, элементы ИЛИ 6,7 и 8 элеМентьГЙВ у и 10 и элемент И 11. Ка здый узел анализа содержит элемент 12 неравнозначности , элемент 13 запрета, элементы НЕ 14 и 15 и элемент И 16. Устройство имеет и выходов , 17, ..., и п групп входов 18,182,... по (2т-1) входов в ксикдой группу., Устройство дополнительносодержит п элементов ИЛИ 19 , 19,.. . ,п эле - .Ментов И 20 , ..., п управл ющих элементов И 21,22,..., п объедин ющих элементов ИЛИ 22, 22, ... . Устройство содержит также шины 23,24 и 25 задани режимов, сигналы на которых задаютс , например, с помседью регистра 26 режима, выходы которого подключены ко входам дешифратора 27, выходы последнего соединены с шинами 23, 24 и 25 задани режимов. Выход каждого элемента ИЛИ 19ц соединен с первым входом соответствующего управл ющего элемента И 21., (k « 1 , . . . ,п). Управл ющие входы мажоритарных элементов 2 соединены с шиной 23 задани режимов (по вление сигнгша на этих входах мажоритарных элементов позвол ет осуществл ть прием информации на информационные входы мажоритарных элементов 2) . Управл ющие входы элементов И 20|( соединены с шиной 24 задани режимов. Вторые входы элементов И 2IK, соединены с шиной 25 задани режимов. Кдходы элементов И 20, 21vt и мажоритарного элемента 2 соединены со входами элемента ИЛИ 22, выход которого соеди нен с выходом 17ц устройства. При выделении среднего кода единичный сигнал формируетс на шине 23 и поступает на управл ющие входы мажоритарных элементов 2ц, разреша прием на них информационных сигналов. На входы 18 устройства поступгиот коды чисел, причем значени первых разр дов кодов поступгиот на входы узлов анализа 1,..., 1(2го-1) и на входы элементов ИЛИ Iftf , И 20, и мажоритарного элемента 2, значени i-x разр дов кодов поступают на входы узлов анализа ,... ,1 (2m-.1 ). Элементы И 2OK и 21к закрыты нулевыми сигналами на шингш 24 и 25, а мажоритарные элементы 2ц открыты сигналом на их управл ющих входах, поступающим с шины 23, и, таким образом, к выходу 17ц подключен через элемент ИЛИ 22ц выход мгикоритарного элемента 2. В режиме в 4делени среднего кода предлагаемое устройство работает так же, как и известное. На выходе мгико ритарного элемента 2 (и соответственно на выходе 17 ) образуетс значение первого разр да кода, которое затем сравниваетс узлами анализаThe invention relates to automation and computer technology and can be used to create digital information processing systems According to the main author. 746501 a device is known for allocating a multi-bit code containing nx (2m-l) majority element analysis nodes, and the information input of each (ixj) -oro analysis node is connected to the j-th input of the i-th group of device inputs, where i 1,2 , ... n j 1,2,. ,, {2m-l), the output of the i-oro majority element is connected to the first control input (ixl), (1x2), G | x (2t-1) -th analysis nodes , the first second, third, fourth and fifth outputs of each (Ixj) -oro analysis node are connected to the second, third, fourth, FIFTH..And sixth control inputs lH-1) xj-oro analysis node, the output of the node an Lease is connected to the j-th input of the first majority element, with their zgtom Ks1zhdy) th analysis unit, where i 2, 3, ... n; j 1,2 ... . (2m-1), contains AND, OR NOT elements, inequality element, prohibition element, and the first input of the first AND element is connected to the information input of the node, the output of the first AND element is connected to the first input of the first OR element, the output of which is connected to the first . the inputs of the inequality element and the prohibition element and with the output, the result of the analysis node, the outputs of the inequality element and the prohibition element are connected to the first inputs of the second and third elements OR, respectively, the second and third inputs of the first element AND are connected to the second and fourth inputs of the analysis node, the second the input of the inequality element and the second input of the inhibit element are connected to the first control bus of the analysis node, the second input of the second OR element is connected to the third control input of the analysis node, the second in the moves of the first and third elements OR are connected to the sixth and fifth control inputs of the analysis node, respectively. Respectively, the output of the OR element is connected to the first input of the second element AND, to the second output of the analysis node and through the first element NOT to the first output of the analysis node the output of the third element OR is connected to the second input of the second element AND, to the fourth output of the English node and through the second element NOT - to the third input of the analysis node, the output of the second element I is connected to the fifth output of the analysis node, and each (1xj) -th. analysis node, where j 1,2, ... (2m-1), contains an unequal element, a prohibition element, elements AND, NOT, the first inputs of the element are unequal and the prohibition element are connected to the information input of the analysis node, the second inputs the inequality element and the prohibition element are connected to the first control input, the inequality element output is connected to the first input of the AND element, to the second output of the analysis node and through the first NOT element - to the first output of the analysis node, the output of the prohibition element is connected to the second input of the AND element, to the fourth and analyzing the output node through a second NOT member - a third output node ansshiza, output of AND element is connected to a fifth output of the analysis unit. This device allows to form at the output a code of the average value of the set of input codes l. The disadvantage of this device is the impossibility of distinguishing, along with the average, minimum and maximum codes. The purpose of the invention is to expand the functionality by allocating, along with the average of the maximum and minimum codes. The goal is achieved by the fact that the device for the allocation of a multi-digit code contains additionally n elements OR, n elements AND n control elements AND n uniting elements OR, and the information inputs of each majority element are connected to the same inputs of the corresponding elements And and OR control The inputs of the major elements are connected to the first bus of the device mode setting, the control inputs of the AND elements are connected to the second bus of the device mode setting, the output of each element OR is connected with the first input of the corresponding control element AND, the second input of which is connected to the third bus for setting the device mode, the inputs of each OR connecting element are connected to the COOT outputs: the ET elements, the primary element and the AND control element, and the output from the first control inputs of the analysis of the corresponding column and with the corresponding output of the device. The drawing shows the functional diagram of the proposed device for the case of item 2. The device contains nx (2m-l) nodes 1 (2m-1), 2, fishing analysis 1 1 (2m-1), ..., n majority elements 2.22 , ..., each analysis node 1-fi (where i 2, ..., p J 7 1 / Um contains the element IZ, the element 4 is non-, equivalence, the element 5 prohibition, the elements OR 6.7 and 8 elements of the HEYV and 10 and element 11. And each analysis node contains element 12 of unequalities, prohibition element 13, elements 14 and 15 and element 16. The device has outputs, 17, ..., and n groups of inputs 18, 182, ... (2t-1) inputs to the xicdia group., The device will complement The tree contains n elements OR 19, 19, ..., n electric elements. And 20, ..., n control elements And 21,22, ..., n connecting elements OR 22, 22, .... The device also contains buses 23,24 and 25 of setting modes, the signals on which are set, for example, with the register of mode 26, the outputs of which are connected to the inputs of the decoder 27, the outputs of the latter are connected to the buses 23, 24 and 25 of setting modes. The output of each element OR 19c is connected to the first input of the corresponding control element AND 21., (k "1, ..., p). The control inputs of the majority elements 2 are connected to the mode setting bus 23 (the occurrence of the signal on these inputs of the majority elements allows reception of information to the information inputs of the majority elements 2). The control inputs of the AND 20 | elements are (connected to the mode setting bus 24. The second inputs of the AND 2IK elements are connected to the mode setting bus 25. The inputs of the AND elements 20, 21vt and the majority element 2 are connected to the inputs of the OR element 22, the output of which is connected device output 17c. When allocating an average code, a single signal is formed on bus 23 and enters the control inputs of the majority elements 2c, allowing information signals to be received on them. The inputs 18 of the receipt device are codes of numbers, and the values of the first bits of the codes are received and the inputs of the analysis nodes 1, ..., 1 (2nd-1) and to the inputs of the elements OR Iftf, AND 20, and the majority element 2, the values of the ix bits of the codes go to the inputs of the analysis nodes, ..., 1 (2m- .1). Both 2OK and 21k elements are closed with zero signals on shingsh 24 and 25, and majority 2c elements are opened by a signal on their control inputs from bus 23, and thus output 17c is connected to output 17c. element 2. In the mode of 4 divisions of the middle code, the proposed device works in the same way as the known one. At the output of the microchip element 2 (and, accordingly, at output 17), the value of the first code bit is formed, which is then compared by the analysis nodes

,..., l(2m-1) с первьши разр дами оответствующих чисел. При совпадении, ..., l (2m-1) with the first bits of the corresponding numbers. In case of coincidence

начений первого разр да J-oro числа выходного разр да (О, О или 1, 1) устройство подготавливает ледующий узел анализа к приему 5 торого разр да соответствующего чуthe first bit J-oro of the output bit number (O, O, or 1, 1), the device prepares the next analysis node to receive 5 second bits of the corresponding chu

ла, который проходит на соответствущий j-ый вход мажоритарного элемента 2. Ъ случае несовпадени значений первого разр да числа и выход- Ю ного разр да (0, или j., на соответствующие j-ые входы всех мажоритарных элементов 2,.., подаютс соответственно значени О или 1. После поступлени на BXOXUJ .с мажоритарного элемента 2j значений разр дов чисел, первые разр ды «оторых совпадают по величине с первым разр дом результата, а также значений О или 1 вместо разр дов тех чисел, первые разр ды которых не сов- 20 падают по величине с первым разр ом результата, этим мажоритарным элементом 2 формируетс значение второго разр да результата, которое поступает на выход ITj и сравнивает- 25 с затем на блоках , .. . , (2т-1), которые соответствуют тем числам, первые разр ды которых совпадают по величине с первым разр дом результата . Дсшьнейша работа устройства по ЗО формированию последующих разр дов результата и их анализу в соответствии с соответствующими разр дами чисел аналогична вышеуказанной. Таким образом, на выходах ,...,17), фор- 35 мируетс средний код.a, which passes to the corresponding j-th input of the majority element 2. In case of a mismatch between the values of the first digit of the number and the output of the Y bit digit (0, or j., to the corresponding j-th inputs of all majority elements 2, .., respectively, the values of O or 1. are supplied to the BXOXUJ with the major element 2j of the digit numbers, the first bits of which coincide in magnitude with the first digit of the result, as well as the values of O or 1 instead of the bits of those numbers, the first bits which do not coincide with the first 20 one, this majority element 2 forms the value of the second bit of the result, which arrives at the output ITj and compares - 25 s then on the blocks ..., (2m-1), which correspond to those numbers whose first bits coincide in magnitude with the first bit of the result. The operation of the device on the formation of the subsequent bits of the result and their analysis in accordance with the corresponding number bits is similar to the above. Thus, at the outputs, ..., 17), an average code is formed.

В режиме выделени минимального кода сигнал 1 формируетс на шине 24 по потоку к выходам 17. .. ,17, , которые оказываютс подключенньвин (через элементы ИЛИ 22,..., 22,). Элементы И , ... ,20и соответственно , элементы ИЛИ 19 ,...,19 и мажоритарные элементы 2 ,..., 2 в это врем отключены от выходов 17 , ...,17ц соответственно, так как 45 сигналы на шинах 23 и 25 в это врей равны О.- При анализе первых разр дов всех чисел, поступающих на входы 18 , И 20j срабатывает только в том случае, когда все 50 эти разр ды равны 1, в случае же наличи среди первых разр дов чисел хот бы одного О сигнал на выходе элемента И 20,(и соответственно на выходе 17) равен О. Таким образом- с на выходе 17 формируетс первый разр д результата, значение которого совпадает со значением первого разр да минимального числа;In the minimum code selection mode, a signal 1 is generated on the bus 24 downstream to the outlets 17. .., 17, which are connected (via the elements OR 22, ..., 22,). The elements AND, ..., 20 and respectively, the elements OR 19, ..., 19 and the majority elements 2, ..., 2 are at this time disconnected from the outputs 17, ..., 17ts, respectively, since there are 45 signals on the buses 23 and 25 at this time are equal to O.- When analyzing the first bits of all numbers entering inputs 18, AND 20j only works if all 50 of these bits are 1, in the case of the presence among the first bits of numbers one O signal at the output of the element And 20, (and, accordingly, at the output 17) is equal to O. Thus, the first discharge of the result is formed at the output 17, the value of which It determines the value of the first minimum number of discharge;

После этого аналогично режиму выделени среднего кода производитс 60 сравнение первого разр да результата и первых разр дов сравниваемых чисел (с учетом того, что в даниом случае запрещенной вл етс комбинаци , когда разр д числа равен О, а разг 65After that, similarly to the mode of selecting the middle code, 60 comparisons are made between the first bit of the result and the first bits of the numbers being compared (taking into account the fact that in the case of the forbidden case, the combination is when the digit of the number is O and the ramp is 65

р д результата равен 1, чего не может произойти в правильно работающем устройстве). Таким образом, последующие разр ды тех чисел, у которых соответствующий разр д не совпадает с разр дом результата, замен ютс при фориишровании последующих разр дов результата значени ми 1, а само формирование последующих разр дов результата на элементах И 202. ..., 20f| осуществл етс аналогично указанному выше. Таким образом, на каждый из. выходов 1.7 ,...,17j, проходит значение О,если присутствует хот бы один О среди соответствующих разр дов сравниваемьос чисел, а разр ды тех чисел, предыдущие разр ды которых не совпадают с разр дами результата, замен ютс на значени 1 ив дальнейшем сравнении е участвуют,The result series is 1, which cannot occur in a properly working device). Thus, the subsequent bits of those numbers for which the corresponding bit does not coincide with the bit of the result are replaced when the subsequent bits of the result are forged with the value 1, and the formation of the subsequent bits of the result on the And 202 elements itself ... ..., 20f | performed similarly to the above. So on each one. outputs 1.7, ..., 17j, passes the value O, if at least one O is present among the corresponding bits to compare the numbers, and the bits of those numbers whose previous bits do not coincide with the bits of the result, are replaced by the values 1 and in the following comparing e participate

В режиме выделени максимального кода сигнал 1 формируетс на шине 25 и выходы элементов ИЛИ 19,...,19 через открытые по второму входу.элементы И 21 ,...,21 и элементы ИЛИ 22 ,...f22и оказываютс подключенным к выходам 17 ,...,17, соответственно Выходы элементов И 20 , .. ., 20„ и мажоритарных элементов 2 ,...,2 и в это врем отключены от соответствующих выходов 17 , ...,17,, так сигналы на шинах 23 и 24 в это врем равны О. При ангилизе первых разр дов все чисел, поступающих на входы 1В , элемент ИЛИ 19) передает ,на выход 17 значение 1 в случае наличи ее в первом разр де хот бы одного из чисел , в дальнейшем производитс сравнение первого разр да каждого из чисел с первым разр дом результата с помощью узлов анализа l|,...,( x(2m-l) так же, как было указано ранее (в данном случае запрещенной вл етс така ситуаци , когда разр числа равен 1, а соответствующий разр д результата равен О). В тех из чисел, в которых значени разр дов не совпадают со значением разр да результата, все последующие разр ды замен ютс значени ми О и, таким образом, эти числа в дальнейшем выделении максимального кода не участвуют. Во всех последующих разр дах вьаделение производитс аналогично: в случае наличи значени 1 в соответствующем разр де хот бы одного из сравниваемых чисел это эначение передаетс на соответствующий выход 17.In the maximum code selection mode, signal 1 is generated on bus 25 and the outputs of the elements OR 19, ..., 19 through the open at the second input. The elements 21, ..., 21 and the elements OR 22, ... f22 and are connected to the outputs 17, ..., 17, respectively, the outputs of the elements And 20, ..., 20 "and the majority elements 2, ..., 2 and at this time are disconnected from the corresponding outputs 17, ..., 17, so the signals to tires 23 and 24 at this time are equal to O. When the first bits are angilized, all numbers arriving at inputs 1B, the OR element 19) transmits, to output 17, the value 1 in the case of its presence in the first discharge at least One of the numbers further compares the first bit of each of the numbers with the first bit of the result using the analysis nodes l |, ..., (x (2m-l), as previously indicated (in this case, the forbidden This situation is when the digit number is 1, and the corresponding digit of the result is O). In those of the numbers in which the values of bits do not coincide with the value of the bit of the result, all subsequent bits are replaced by the values of O and thus These numbers are not involved in the further allocation of the maximum code. In all subsequent bits, the imputation is made in the same way: in the case of the presence of the value 1 in the corresponding discharge of at least one of the compared numbers, this value is transferred to the corresponding output 17.

Claims

Thus, the proposed arrangement, in comparison with the known one, in addition to highlighting the value of the average code, allows distinguishing the values of the minimum and maximum codes, which leads to the expansion of its functional capabilities. Claims of the Invention A device for allocating a multi-bit code according to the author. 746501, characterized in that, with the aim of extending the functionality by sharing, along with the average maximum and minimum number of codes, it additionally contains n elements OR, n elements AND, n control elements AND and n connecting elements OR, and information inputs of each major element are connected to the same inputs of the corresponding AND and OR elements, the control inputs of the majority elements are connected to the first bus of the device mode setting; the control inputs of the elements are connected to the second bus not setting the device mode, the output of each element OR is connected to the first input of the controlling element of the control element. And the second input of which is connected to the third rate of setting the device mode, the inputs of each connecting element OR are connected to the outputs of the corresponding AND elements, the majority element and the control element And, and the output - with the first inputs of the control nodes of the analysis of the corresponding column and with the corresponding output of the device. Information sources; taken into account during the examination 1. USSR Copyright Certificate I 746501 (see Application 2568141 / 1в- 24), KL.6 06 F 7/02, 1978 (prototype).