SU855739A1 - Self-checking internal storage device - Google Patents
Self-checking internal storage device Download PDFInfo
- Publication number
- SU855739A1 SU855739A1 SU792846519A SU2846519A SU855739A1 SU 855739 A1 SU855739 A1 SU 855739A1 SU 792846519 A SU792846519 A SU 792846519A SU 2846519 A SU2846519 A SU 2846519A SU 855739 A1 SU855739 A1 SU 855739A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- outputs
- information
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ Изобретение относитс к запоминаю щим устройствам и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении. Известно оперативное запоминающее устройство с автономным контролем, содержащее регистр адреса, адресный коммутатор, накопитель, элементы И, регистр числа,Олок управлени , блок свертки по заданному модулю, блок сравнени , кодовые шины адреса и чис ла CiJ . Недостатком этого устройства вл етс невысокое быстроде ствие. Наиболее близким техническим решением к изобретению вл етс устройство , содержащее дешифратор строк и буферный регистр, дешифратор столб цов и буферный регистр, выходы кото рых через усилители строк и усилител столбцов подключены к матрице пам ти устройство синхронизации и управлени , два выхода которого подключены к дешифратору строк и буферному регистру и дешифратору столбцов и буферному регистру, два других выхода - к усилител м столбцов, устройство ввода-вывода подключено к устройству синхронизации и управлени . дешифратору столбцов и буферному регистру Г2 , Недостатком такого устройства вл етс низкое быстродействие, обусловленное сложностью средств контрол при производстве и испытани х устройства , вьтолненного в виде интегральной схема. Цель изобретени - повышение быстродействи устройства за счет введени средств автономного контрол в интегральную схему. Поставленна цель достигаетс тем, что в оперативное запоминающее устройство с автономным контролем,содержащее накопитель, дешифраторы,усилители , блок управлени и блок ввода-вывода информации, причём выходы перрого дешифратора подключены соответственно ко входам первого усилител , выходы которого соединены соответственно с одними из входов накопител , другие, входы которого подключены к выходам второго усилител , один из выходов блока ввода-вывода информации вл етс первым выходом устройства, а другие выходы соединены с одними из входов второго дешифратора , выходы KOTOpoip подключены ко входам второго усилител , выходы .(54) OPERATIONAL STORAGE DEVICE WITH AUTONOMOUS CONTROL The invention relates to storage devices and can be used to create operational storage devices in an integrated design. A random access memory with autonomous control is known, which contains an address register, an address switch, an accumulator, AND elements, a number register, a control block, a convolution unit for a given module, a comparison unit, an address code bus and a CiJ number. The disadvantage of this device is low speed. The closest technical solution to the invention is a device comprising a row decoder and a buffer register, a column decoder and a buffer register, the outputs of which through a row amplifiers and a column amplifier are connected to a memory matrix of a synchronization and control device, two outputs of which are connected to a row decoder and the buffer register and the column decoder and the buffer register, the other two outputs are to the column amplifiers, the I / O device is connected to the synchronization and control device. the column decoder and the G2 buffer register. The disadvantage of such a device is its low speed, due to the complexity of the means of controlling the production and testing of the device, implemented as an integrated circuit. The purpose of the invention is to increase the speed of the device by introducing autonomous control means into the integrated circuit. The goal is achieved by the fact that a random access memory with autonomous control, containing a drive, decoders, amplifiers, a control unit and an information I / O unit, the outputs of the first decoder are connected respectively to the inputs of the first amplifier, the outputs of which are connected respectively to one of the drive inputs The others, whose inputs are connected to the outputs of the second amplifier, one of the outputs of the information I / O unit is the first output of the device, and the other outputs are connected to one inputs of the second decoder, KOTOpoip outputs are connected to inputs of the second amplifier outputs.
блока управлени соединены соответ-; ственно с управл ющими входами дешифраторов и усилителей, введены счетчик, генератор импульсов, формирователи импульсов, элементы ИЛИ и блок анализа, причем вход генератора импульсов вл етс первым входом устройства и соединен с первыми входами счетчика, первого формировател импульсов и блока анализа, выход генератора импульсов подключен к первому входу второго формировател импульсов и второму входу счетчика, один из выходов которого соединен со вторым входом первого формировател импульсов , а другие выходы подключены соответственно ко входам первого дешифратора , другим входом второго дешифратора и третьему входу первого формировател импульсов, первый выход которого соединен со вторым входом второго формировател импульсов, а второй выход - со вторым входом блока анализа, третий вход которого подключен к первому выходу устройства , первый выход второго формировател импульсов соединен с четвертым входом блока анализа, второй выход с п тым входом блока анализа и первым входом первого элемента ИЛИ, а третий выход - с первым входом второго элемента ИЛИ, первый вход третьего элемента ИЛИ подключен к третьему выходу первого формировател импульсов , выходы элементов ИЛИ соединены соответственно со входами блока ввода-вывода информации, вторые входы элементов ИЛИ и выход блока анализа вл ютс соответственно в торым, третьим и четвертым входами и вторым выходом .устройства.the control unit is connected respectively; With the control inputs of the decoders and amplifiers, a counter, a pulse generator, pulse shapers, OR elements and an analysis unit are entered, the input of the pulse generator is the first input of the device and connected to the first inputs of the counter, the first pulse shaper and the analysis block, the output of the pulse generator connected to the first input of the second pulse generator and the second input of the counter, one of the outputs of which is connected to the second input of the first pulse generator, and the other outputs are connected according to directly to the inputs of the first decoder, another input of the second decoder, and the third input of the first pulse shaper, the first output of which is connected to the second input of the second pulse shaper, and the second output to the second input of the analysis unit, the third input of which is connected to the first output of the device. pulse generator is connected to the fourth input of the analysis unit, the second output with the fifth input of the analysis unit and the first input of the first OR element, and the third output with the first input of the second OR element, The third input of the third element OR is connected to the third output of the first pulse generator, the outputs of the OR elements are connected to the inputs of the information input / output unit, the second inputs of the OR elements and the output of the analysis block are respectively the second, third and fourth inputs and the second output of the device.
Кроме того, введены схема сравнени , элемент И и триггеры, причем выход схемы сравнени подключен к первому входу элемента И, выход которого соединен с первым входом первого триггера, выход которого подключен к первому входу второго триггера, второй вход и выход которого соединены соответственно с первым входом и с выходом блока анализа, входы схемы сравнени подключены соответственно ко второму и к третьему входам блока анализа, а вторые входы элемента И и первого триггера - соответственно к четвертому и п тому входам блока анализа.In addition, a comparison circuit is introduced, the And element and triggers, the output of the comparison circuit being connected to the first input of the And element, the output of which is connected to the first input of the first trigger, the output of which is connected to the first input of the second trigger, the second input and output of which are connected respectively to the first the input and output of the analysis unit, the inputs of the comparison circuit are connected respectively to the second and third inputs of the analysis unit, and the second inputs of the AND element and the first trigger, respectively, to the fourth and fifth inputs of the analysis unit.
Нафиг.1 и 2 приведена функциональна схема предлагаемого устройства; на фи|г. 3 - функциональна схема , блока анализа. Nafig 1 and 2 shows the functional diagram of the device; on fi | g. 3 - functional diagram, block analysis.
Устройство содержит генератор 1 импульсов,счетчик 2, первый 3 и второй 4 формирователи импульсов, первый 5, второй б и третий 7 элементы ИЛИ, блок 8 анализа и блок 9 оперативной пам ти, состо щий из накопител 10, первого 11 и второго 12 дешифратора , первого 13 и второго 14The device contains a pulse generator 1, a counter 2, the first 3 and second 4 pulse shapers, the first 5, the second b and the third 7 elements OR, the analysis block 8 and the operational memory block 9 consisting of a drive 10, the first 11 and the second 12 decoder , first 13 and second 14
усилителей, блока 15 управлени и блока 16 ввода-вывода информации.amplifiers, control unit 15 and information input / output unit 16.
Выходы первого дешифратора 11 подключены соответственно ко входам первого усилител 13, выходы которого соединены соответственно с одними из входов накопител 10. Другие входы накопител 10 подключены к выходам второго усилител 14. Один из выходов блока 16 ввода-вывода информации вл етс первым входом устройства, аThe outputs of the first decoder 11 are connected respectively to the inputs of the first amplifier 13, the outputs of which are connected respectively to one of the inputs of the accumulator 10. The other inputs of the accumulator 10 are connected to the outputs of the second amplifier 14. One of the outputs of the information input-output unit 16 is the first input of the device, and
другие выходы соединены с одними из входов второго дешифратора 12, выходы которого подключены ко входам второго усилител 14. Выходы блока 15« управлени соединены соответственно other outputs are connected to one of the inputs of the second decoder 12, the outputs of which are connected to the inputs of the second amplifier 14. The outputs of the control unit 15 "are connected respectively
5 с управл ющими входами дешифраторов 11 и 12 и усилителей 13 и 14.5 with control inputs of the decoders 11 and 12 and amplifiers 13 and 14.
Вход генератора 1 импульсов вл етс первыг/ входом устройства и соединен с первыми входами счетчика 2,The input of pulse generator 1 is the device’s first input / input and is connected to the first inputs of counter 2,
0 первого формировател 3 импульсов и блока 8 анализа. Выход генератора 1 импульсов подключен к первому входу второго формировател 4 импульсов и второму входу счетчика 2, один из выходов которого соединен со вторым входом первого формировател 3 импульсов , а другие выходы подключены соответственно ко входам первого дешифратора 11, другим входом второго деQ шифратора 12 и третьему входу первого формировател 3 импульсов. Первый выход первого формировател 3 импульсов соединен со вторым входом второго формировател 4 импульсов, а второй0 of the first driver 3 pulses and block 8 analysis. The output of pulse generator 1 is connected to the first input of the second pulse generator 4 and the second input of counter 2, one of the outputs of which is connected to the second input of the first driver 3 of pulses, and the other outputs are connected respectively to the inputs of the first decoder 11, the other input of the second deQ encoder 12 and the third the input of the first imager 3 pulses. The first output of the first imaging unit 3 pulses is connected to the second input of the second imaging device 4 pulses, and the second
с выход - со вторым входом блока 8 анализа , третий вход которого подключен к первому выходу устройства. Первый выход второго формировател 4 импульсов соединен с четвертыгл входом блока 8 анршиза, второй выход - с п тымfrom the output with the second input of the analysis unit 8, the third input of which is connected to the first output of the device. The first output of the second imaging device 4 pulses is connected to the quarter input of the block 8 anthrisize, the second output - to the fifth
0 входом блока 8 анализа и первым входом , первого элемента ИЛИ 5, а третий выход - с первым входом второго эле- . мента ИЛИ 6. Первый вход третьего элемента ИЛИ 7 подключен к третьему0 input of the analysis unit 8 and the first input, the first element OR 5, and the third output - with the first input of the second element. ment OR 6. The first input of the third element OR 7 is connected to the third
5 выходу первого формировател 3 импульсов . Выходы элементов ИЛИ 5,6 и 7 соединены соответственно со входами блока 16 ввода-вывода информации . Вторые входы элементов ИЛИ 5,65 output of the first driver 3 pulses. The outputs of the elements OR 5,6 and 7 are connected respectively to the inputs of the block 16 input-output information. The second inputs of the elements OR 5,6
Q и 7 и выход блока 8 анализа вл ютс соответственно вторым, третьим и четвертым входами и вторым выходом устройства. При этом блок 8 анализа выполнен содержащим первый 17 иQ and 7 and the output of the analysis block 8 are the second, third and fourth inputs and the second output of the device, respectively. In this case, the analysis block 8 is made containing the first 17 and
„ второй 18 триггеры, элемент И 19 и схему 20 сравнени .Second, 18 triggers, element 19 and comparison circuit 20.
Выход схемы 20 сравнени подключен к первому входу элемента И 19, выход которого соединен с первым входом первого триггера 17. ВыходThe output of the comparison circuit 20 is connected to the first input of the AND element 19, the output of which is connected to the first input of the first trigger 17. The output
0 первого триггера 17 подключен к первому входу второго триггера 18,второй вход и выход которого соединены соответственно с первым входом и с выходом блока 8 анализа. Входы схемы0 of the first trigger 17 is connected to the first input of the second trigger 18, the second input and output of which are connected respectively to the first input and to the output of the analysis unit 8. Circuit inputs
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792846519A SU855739A1 (en) | 1979-11-01 | 1979-11-01 | Self-checking internal storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792846519A SU855739A1 (en) | 1979-11-01 | 1979-11-01 | Self-checking internal storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU855739A1 true SU855739A1 (en) | 1981-08-15 |
Family
ID=20862211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792846519A SU855739A1 (en) | 1979-11-01 | 1979-11-01 | Self-checking internal storage device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU855739A1 (en) |
-
1979
- 1979-11-01 SU SU792846519A patent/SU855739A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4916700A (en) | Semiconductor storage device | |
GB2128830A (en) | Semiconductor memory device | |
JP2000048599A (en) | Synchronization-type semiconductor storage device | |
KR930024012A (en) | Semiconductor memory | |
JP2610598B2 (en) | Circuit device for parallel writing of data to semiconductor memory | |
KR100217267B1 (en) | Memory device having switching circuit for control internal address | |
US5267212A (en) | Random access memory with rapid test pattern writing | |
SU855739A1 (en) | Self-checking internal storage device | |
KR100228455B1 (en) | Semiconductor memory circuit | |
KR910001534B1 (en) | Semiconductor memory device | |
JPH04270979A (en) | Programmable logic element and testing method thereof | |
SU980166A1 (en) | Main storage testing device | |
SU842978A1 (en) | Device for checking storage units | |
JPH023197A (en) | Dual port memory | |
US20050073901A1 (en) | Random access memory with data strobe locking circuit | |
SU1040526A1 (en) | Memory having self-check | |
SU1010651A1 (en) | Memory device having self-testing capability | |
SU970481A1 (en) | Device for checking memory units | |
SU830587A1 (en) | Self-checking storage device | |
SU413530A1 (en) | ||
SU1644233A1 (en) | Working memory with error correction | |
RU1783583C (en) | Device for detecting and correcting errors | |
SU824319A1 (en) | Self-checking storage | |
SU841061A1 (en) | Storage unit testing device | |
SU691925A1 (en) | Memory device |