SU840942A1

SU840942A1 - Multiplying-dividing device

Info

Publication number: SU840942A1
Application number: SU792830653A
Authority: SU
Inventors: Виктор Назарович Ломакин; Валерий Павлович Барков; Николай Викторович Нечаев; Владимир Иванович Проценко; Татьяна Сергеевна Бачерова
Original assignee: Предприятие П/Я Р-6324
Priority date: 1979-10-18
Filing date: 1979-10-18
Publication date: 1981-06-23

Description

(54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО(54) POSSIBLE-PERFORMANCE DEVICE

Изобретение относитс к аналогов и аналого-цифровой вычислительной технике и может быть- использовано . в вычислительных машинах, моделирующих установках и других област х и мерительной техники. Известны устройства дл определе ни отношени двух напр жений, реализуемые с помощью аналоговых вычислительных устройств. Недостатки этих устройств - напр жение смещени числител , напр жение смещени знаменател , погрешность масштабного коэффициента, нелинейность f(Uqд, и), и, как сл ствие, трудность настройки. .Известно также множительно-делительное устройство (ВДУ), использующее принцип аналого-цифрового преобразовани , состо щее из компа .ратора, квантующего генератора, клю ча, счетчика, цифроаналогового преобразовател ЦАП), умножител и та тового генератора Q . Недостаток этого МДУ - ограниченный динамический диапазон входных сигналов , а также сложность настойки и изготовлени умножител . Наиболее близким по технической сущности к предлагаемому вл етс множительно делительное устройство, состо щее из генератора синхроимпульсов , компаратора, схемы И, двухпозиционного ключа, входного вентил и запоминающего устройства 2}. Недостаток этого МДУ ограниченные функциональные возможности устройства и, как следствие этого, ограниченный диапазон входных сигналов, так как, исход из принципа работы АЦП, отношение числител к знаменателю должно быть всегда меньше 1. Цель изобретени - расширение динамического диапазона входных аналоговых сигналов. Поставленна цель достигаетс тем, что в множительно-делителькое устройство , содержащее генератор сиихроимпульсов , генератор тактовых импульсов , двухпозиционный ключ, один информационный вход которого вл етс входом делител устройства, счетчик , цифроаналоговый преобразователь , первый вход которого подключен к выходу счетчика, первый компаратор, первый вход которого подключен к выходу цифроаналогового преобразовател , второй вход первого компаратора вл етс входом первого сомножител устройства, введены блок управлени , усилитель с регулируемым коэффициентом усилени , второй компаратор, резистивный делитель напр жени , сдвиговый регистр, первьй вход которого подключен к генератору синхроимпульсов и к первому входу блока управлени , второй вход - к генератору тактовых импульсов и ко второму входу блока управлени , третий вход подключен к выходу второго компаратора и к третьему входу блока управлени , выход сдвигового регистра подключен к управл ющим входам резистивного делител напр жений и усилител с регулируемым коэффициентом усилени , первый вход второго компаратора подключен к выходу усилител с регулируемым коэффициентом усилени , второй вход второго компаратора подключен ко входу первого сомножител устройства , информационный вход резистивного делител напр жений подключен ко входу второго сомножител устройства, выход резистивного делител напр жений подключен ко второму информационному входу ключа, управл ющий вход которого подключен кпервому выходу блока управлени , а выход двухпозиционного ключа подключен ко входу усилител с регулируемым коэффициентом усилени , выход которого подключен ко второму входу цифроаналогового преобразовател , выход первого ком паратора подключен к четвертому входу блока управлени , второй выход блока управлени подключен ко входу счетчика .The invention relates to analogs and analog-digital computing and can be used. in computers, modeling installations and other areas and measuring equipment. Devices are known for determining the ratio of two voltages implemented using analog computing devices. The disadvantages of these devices are the bias voltage of the numerator, the bias voltage of the denominator, the error of the scale factor, the nonlinearity f (Uqg, and), and, as a consequence, the difficulty of tuning. Also known is a multiplying-separating device (VDU), using the principle of analog-digital conversion, consisting of a computer, a quantizing generator, a key, a counter, a digital-to-analog converter DAC, a multiplier and a T-generator Q. The disadvantage of this MRL is the limited dynamic range of the input signals, as well as the complexity of the infusion and the manufacture of the multiplier. The closest in technical essence to the present invention is a multiplier separating device consisting of a clock generator, a comparator, an AND circuit, a two-position key, an input valve, and a storage device 2}. The disadvantage of this MDU is the limited functionality of the device and, as a result, the limited range of input signals, since, based on the principle of the ADC, the ratio of numerator to denominator should always be less than 1. The purpose of the invention is to expand the dynamic range of input analog signals. The goal is achieved by the fact that a multiplying device containing a sync pulse generator, a clock pulse generator, a two-position key, one information input of which is a device divider input, a counter, a digital-analog converter, the first input of which is connected to the counter output, the first comparator, the first the input of which is connected to the output of the digital-to-analog converter, the second input of the first comparator is the input of the first device multiplier, the control unit is inserted, the gain variable gain driver, second comparator, resistive voltage divider, shift register, the first input of which is connected to the clock generator and to the first input of the control unit, the second input to the clock generator and to the second input of the control unit, the third input is connected to the output the second comparator and to the third input of the control unit; the output of the shift register is connected to the control inputs of the resistive voltage divider and an amplifier with adjustable gain; the first input The second comparator is connected to the output of the amplifier with adjustable gain, the second input of the second comparator is connected to the input of the first device multiplier, the information input of the resistive voltage divider is connected to the input of the second device multiplier, the output of the resistive voltage divider is connected to the second information key input, the control input which is connected to the first output of the control unit, and the output of the two-position key is connected to the input of the amplifier with an adjustable gain The output of which is connected to the second input of the digital-to-analog converter, the output of the first comparator is connected to the fourth input of the control unit, the second output of the control unit is connected to the input of the counter.

Кроме того, блок управлени содержит трехвходовый элемент И, сдвиговый регистр, п элементов И и инвертор , выход инвертора и информационный вход сдвигового регистра объединены и вл ютс первым входом блока управлени , первый вход трехвходового элемента И вл етс вторым вхо дом блока управлени , второй входIn addition, the control unit contains a three-input element And, a shift register, n elements And and the inverter, the output of the inverter and the information input of the shift register are combined and are the first input of the control unit, the first input of the three-input element And is the second input of the control unit, the second input

трехвходового элемента И вл етс третьим входом блока управлени , первые входы п элементов И объединены и вл ютс четвертым входом блока управлени , вторые входы п элементов И подключены к п разр дным выходам сдвигового регистра (п+1)-ый выход которого подключен к третьему входу трехвходового элемента И и вл етс первым выходом блока управлени , выход инвертора, выходы п элементов И и вторые входы п-1 элементов И вл ютс вторьм выходом блока управлени .the three-input element I is the third input of the control unit, the first inputs of the n elements I are combined and are the fourth input of the control unit, the second inputs of the n elements I are connected to the n-bit outputs of the shift register (n + 1) -th output of which is connected to the third input the three-input element AND is the first output of the control unit, the output of the inverter, the outputs of the n elements AND, and the second inputs of the n-1 elements AND are the second output of the control unit.

., На фиг. 1 представлена блок-схема множительно-делительного устройства; на фиг. 2 - функциональна схема блока управлени : на Фиг. 3 - принципиальна схема усилител с регулируемым коэффициентом усилени ; на фиг. 4 резистивный делитель напр жени .., FIG. 1 is a block diagram of a multiplier-separator; in fig. 2 is a functional block diagram of the control unit: in FIG. 3 is a circuit diagram of an amplifier with adjustable gain; in fig. 4 resistive voltage divider.

Множительнр-делительное устройстве содержит резистивный делитель 1 напр жени , двухпозиционный ключ 2, усилитель 3 с регулируемым коэффициентом усилени , сдвиговый регистр 4, компаратор- 5, компаратор 6, цифроаналоговый преобразователь 7, счетчик 8, блока 9 управлени , генераторы 10 тактовых и синхроимпульсов 11. Блок 9 управлени содержит трехвходовый элемент И 12, сдвиговый регистр 13, п элементов И 14 и инвертор 15.The multiplying-dividing device contains a resistive voltage divider 1, a two-position switch 2, an amplifier 3 with adjustable gain, a shift register 4, a comparator-5, a comparator 6, a digital-analog converter 7, a counter 8, a control block 9, a clock generator and a clock pulse and a clock pulse 11 The control unit 9 contains a three-input element And 12, a shift register 13, n elements And 14, and an inverter 15.

Аналого-цифровой преобразователь, в который входит компаратор 6, цифроаналоговый преобразователь 7, счетчик 8 и блок 9 управлени , построен по методу поразр дного уравновешивани ,The analog-to-digital converter, which includes the comparator 6, the digital-to-analog converter 7, the counter 8 and the control block 9, is constructed according to a counterbalance method,

Множительно-делительное устройство работает следующим образом.The multiplying-dividing device operates as follows.

В первом случае напр жение первого сомножител (Uxj) меньше напр жени делител (U), т.е. 11 и.При поступлении первого синхроимпульса с генератора 11 синхроимпульса блок 9 управлени подключает двухпозиционный ключ 2 ко входу делител устройства . Этот же импульс записывает в первый разр д сдвигового регистра 4 сигнал логической 1, котора устанавливает коэффициент усилени К усилител 3 равным 1 ().In the first case, the voltage of the first factor (Uxj) is less than the voltage of the divider (U), i.e. 11 and. When the first clock pulse arrives from the clock generator 11, the control unit 9 connects the two-position key 2 to the input of the device divider. The same pulse writes to the first bit of the shift register 4 a logical 1 signal, which sets the gain K of amplifier 3 to 1 ().

Так как U,(U, то компаратор 5,, сравнива напр жение U/| с напр жением К , дает разрешение блоку 9 управлени начать аналого-цифровое преобразование и запрещает прохождение тактовых импульсов с генератора 10 тактовых импульсов на сдвиго вый регистр 4, После окончани оцифровки в счетчике 8 записан код N Дл аналого-цифрового преобразовани необходимо п импульсов, где п -число разр дов счетчика 8. Следующим тактовым п +1 импульсом блок 9 управлени подключает двухпозиционный ключ 2 к резистивному делителю 1 напр жени . В первом случае, когда и. Ug , напр жение, подключаемое через ключ 2 к усилителю 3, равно напр жению на второй входной клемме (1)2). С выхода цифроаналогового преобразовател 7 получаем результат Upe,,-Nu,,K-- u;u. Множительно-делительное устройство во втором случае, когда U 7 U, работает следующим образом. При поступлении первого синхроимпульса с генератора 11, блок 9 управлени подключает ключ 2 ко входу делител устройства (УЗ). Этот же импульс записывает в первый разр д сдвигового регистра 4 сигнал логичес кой 1, котора устанавливает коэффициент усилени К усилител 3 равным 1. (). Поскольку и У и т ком паратор 6 дает разрешение на прохожд ние тактовых импульсов с генератора 10 в сдвиговый регистр 4 и не дает разрешение на начало аналого-цифрового преобразовани блоку 9. Каждым импульсом тактовой частоты сигнал ло гической 1 из младшего разр да сдв гового регистра 4 продвигаетс в ста шие и измен ет коэффициент усилени усилител 3 до тех пор, пока станет Щ. Как только это произошло компартор 5 останавливает сдвиговый регистр 4 и дает разрешение на аналого-цифровое преобразование блоку 9. При по влении сигнала логический 1 в соответствующих разр дах сдвигового регистра 4 измен етс коэффициент делени резистивного делител 1 напр жени . После окончани оцифро ки, дл которой требуетс п импульсов , в счетчике 8 записан код N Следующим п+1 тактовым импульсомбло 9 управлени подключает двухпозицион ный ключ 2 к резистивному делителю 1 напр жени . Во втором случае, когда 8 2 и, напр жение, подключаемое через двухпозиционный ключ 2 к усилителю 3 равно , где I - номер замкнутого ключа резистивного делител 1 напр жени (i 1 - ). С выхода цифроаналогового преобразовател получим результат iJi.v-ibL U% Поскольку в формуле результата присутствует множитель , то в устройстве выведены соответствук цие коэффициенты п , равные Ю, где номер замкнутого ключа резистивного делител напр жени . Каждый разр д сдвигового регистра подключен к соответствующему ключу усилител с регулируемым коэффициентом усилени (фиг.З) (1 разр д - к первому ключу, 2 - ко второму и т.д.). Коэффициент К измен етс по двоичному закону от , до , где п - число разр дов в сдвиговом регистре и счетчике устройства. Число разр дов определ етс достижимой точностью аналого-цифрового преобразовани . В предлагаемом множительно-делительном устройстве целесообразно ограничитьс 12-ю разр дами. Резистивный делитель, напр жени состоит из резисторов и ключей К - Кд и введенного дл избежани перегрузки усилител 3 с регулируемьм коэффициентом усилени . Выходы резистивного делител через ключи объединены в общей точке. Каждый ключ управл етс соответствующим разр дом сдвигового регистра 4. Дл 12-ти разр дного множительно-делительного устройства требуетс четырехступенчатый резистивный делитель напр жени . Ключи К«, делител подключены, соответственно к 1,5,8 и 11 разр дам сдвигового регистра . Использование предлагаемого множительно-делительного устройства позвол ет обеспечить возможность делени не только меньшего напр жени на большее , но и наоборот, т.е. может быть 1. В соответствии с этим, расшир етс динамический диапазон входных сигналов. По сравнению с цифровыми методами делени и умножени сигналов, использование этого МДУ озвол ет уменьшить объем аппаратуры , и, как следствие, увеличить ее надежность. По сравнению с известныи методами делени сигналов в предлагаемом изобретении значительно уменьшаетс трудность настройки и повышаетс точность выполнени операции делени до /2 младшего значащего разр да АЦП. Since U, (U, then the comparator 5, comparing the voltage U / | with the voltage K, allows the control unit 9 to start analog-to-digital conversion and prohibits the passage of clock pulses from the generator 10 clock pulses to the shift register 4, After The digitization end in the counter 8 is written down the N code. For analog-digital conversion, n pulses are needed, where n is the number of bits of the counter 8. The next clock n + 1 pulse of the control unit 9 connects the two-position switch 2 to the resistive voltage divider 1. In the first case, when ug u April voltage that is connected through the switch 2 to the amplifier 3 is equal to the second voltage input terminal (1) 2). From the output of the digital-to-analog converter 7, we obtain the result Upe ,, - Nu ,, K-- u; u. The multiplier-dividing device in the second case, when U 7 U, works as follows. When the first clock pulse arrives from the generator 11, the control unit 9 connects the key 2 to the input of the device divider (UZ). The same pulse writes to the first bit of the shift register 4 a logical 1 signal, which sets the gain factor K of amplifier 3 to 1. (). Since both the V and the comp parator 6 gives permission for the passage of clock pulses from generator 10 to the shift register 4 and does not give permission for the beginning of the analog-digital conversion to block 9. Each pulse of the clock frequency is a logical 1 signal from the lowest bit of the shift register 4 is advanced and changes the gain of the amplifier 3 until it becomes W. As soon as this has happened, the Compartor 5 stops the shift register 4 and gives permission for the analog-digital conversion to block 9. When a logical signal appears d 1 in the corresponding bit rows of the shift register 4 is changed dividing ratio of the resistive divider 1 voltage. After the end of digitization, for which n pulses are required, the code N is recorded in the counter 8. The next n + 1 clock pulse of the control unit 9 connects the two-position key 2 to the resistive voltage divider 1. In the second case, when 8 2 and, the voltage connected via the two-position switch 2 to the amplifier 3 is equal, where I is the number of the closed key of the resistive divider voltage 1 (i 1 -). From the output of the digital-to-analog converter, we obtain the result iJi.v-ibL U% Since there is a multiplier in the result formula, the device has the corresponding coefficients n equal to 10, where the number of the closed key of the resistive voltage divider. Each bit of the shift register is connected to the corresponding key of the amplifier with an adjustable gain factor (Fig. 3) (1 bit is the first key, 2 is the second, etc.). The coefficient K varies according to binary law from, to, where n is the number of bits in the shift register and the device counter. The number of bits is determined by the achievable accuracy of the analog-digital conversion. In the proposed multiplying-dividing device, it is advisable to limit it to 12 bits. Resistive divider, the voltage consists of resistors and switches K - Cd and amplifier 3 with adjustable gain introduced in order to avoid overload. The outputs of the resistive divider through the keys are combined in a common point. Each key is controlled by a corresponding shift register register 4. A four-stage resistive voltage divider is required for a 12-bit multiplier-divider device. The keys K «, the divider is connected, respectively, to 1,5,8 and 11 bits of the shift register. The use of the proposed multiplier-dividing device allows the possibility of dividing not only lower voltage by more, but also vice versa, i.e. may be 1. In accordance with this, the dynamic range of the input signals is expanded. Compared with digital methods of dividing and multiplying signals, the use of this MRL allows one to reduce the amount of equipment and, as a result, to increase its reliability. Compared to the known methods of dividing the signals in the present invention, the difficulty of tuning is greatly reduced and the accuracy of the division operation is increased to 1/2 of the least significant bit of the ADC.

Claims

1. A multiplier-separator device containing a clock generator, a clock pulse generator, a two-position key, one information input of which is a device divider input, a counter, a digital-to-analog converter whose first input is connected to the counter output, the first comparator, the first input of which is connected to the output, , a digital-to-analog converter, the second input of the first KONinapaTopa is the input of the first multiplier of the device, characterized in that, in order to increase the dynamic range of the input x signals, a control unit, an amplifier with an adjustable condition factor, a second comparator, a resistive voltage divider, a shift register, the first input of which is connected to the clock generator and to the first input of the control unit, the second input to the clock generator and to the second input control unit, the third input is connected to the output of the second comparator and to the third input of the control unit, the output of the shift register is connected to the control inputs of the resistive voltage divider and amplifier with par The first input of the second comparator is connected to the output of the amplifier with adjustable gain, the second input of the second comparator is connected to the input of the first device multiplier, the information input of the resistive voltage divider is connected to the input of the second multiplier of the device, the output of the resistive voltage divider is connected to the second information input two-way key, the control input of which is connected to the first output of the control unit, and the output of the two-position key n dklyuchen to the input of the amplifier with adjustable amplification factor, the output of which is connected to the second input of the digital to analog converter, the output of the first comparator is connected to a fourth input of the control unit, the second output of the control unit is connected to the input of the counter,

2. A multiplying-dividing device according to claim 1, characterized in that the control unit contains an alarming element AND, a shift register of n elements AND and an inverter, an input of the inverter and an information input of the shift register are combined and are the first input of the control unit, the first input of a three-input element And is the second input of the control unit

the second input of the three-input element I is the third input of the control unit, the first inputs of the n elements of I are combined and are the fourth input of the control unit, the second inputs of the n elements of I are connected to the n-bit outputs of the shift register, the (n + 1) -th output of which is connected to the third input of the three-input element And, and is the first output of the control unit, the output of the inverter, the outputs of the n elements And, and the second inputs of the n-1 elements And, are the second output of the control unit.

Sources of information taken into account in the examination

1. USSR author's certificate number 253450, cl. G 06 G 7/16, 1965.

2. USSR author's certificate

No. 435530, cl. G 06 G 7/16, 1971 (prototype).

1

Phi. five