Изобретение относитс к технике р диосв зи и может использоватьс в аппаратуре дл исследовани дискретных каналов радиосв зи. По основному авт.св. № 593320 известно .устройство дл обнаружени -и регистрации потока ошибок дискретного канала св зи, содержащее на входе блок обнаружени ошибок, а также счетчик тактовых импульсов и регистратор , например перфоратор, бдок клю чей, элемент ИЛИ, формирователь временных меток, блок промежуточной пам ти, блок управлени , при этом тактовый выход блока обнаружени оши бок подключен к входу счетчика такто вых импульсов, выход которого соединен со входами блока ключей и формировател временных меток, выход кото рого подключен к входу сброс счетчика тактовых импульсов через элемент ИЛИ, к другому входу которого подключен выход блока ключей, а выход знак ошибки блока обнаружени ошибок подключен к соответствующему входу блока промежуточной пам ти, выход которого подключен к входу регистратора , синхронизирующий выход которого через блок управлени подключен к управл ницим входам блока промежуточной пам ти и регистратора 1. Однако известное устройство не обеспечивает малого времени регистрации информации о потоке ошибок. Цель изобретени - сокращение времени регистрации путем сжати регистрируемой информации о потоке ошибок. Дл этого в устройство дл обнаружени и регистрации потока ошибок дискретного канала св зи, содержащее на входе блок обнаружени ошибок, а также сметчик тактовых импульсов и регистратор, например перфоратор, блок ключей, элемент ИЛИ, формирователь временных меток, блок промежуточной пам ти, блок управлени , при этом тактовый выход блока обнаружени ошибок подключен к входу счетчика тактовых импульсов, выход которог соединен со входами блока ключей и формировател временных меток, выход которого подключен к входу сброс счетчика тактовых импульсов через элемент ИЛИ, к другому входу которог подключен выход блока ключей, а выход знак ошибки блока обнаружени ошибок подключен к соответствзпощему входу блока промежуточной пам ти, вы ход которого подключен к входу регис ратора, синхронизирукнций выход которого через блок управлени подключен к управл ющим входам блока промежуто ной пам ти и регистратора, введены распределитель управл ющих сигналов, шифратор временных меток и дополнительный элемент ИЛИ, при этом выход ошибка блока обнаружени ошибок соединен с другим входом блока ключей- через распределитель управл нмцих сигналов, второй вход которого соеди нен с соответствун цим управл нщим входом блока промежуточной пам ти, соответствующий вход которого соединен с вьгюдом блока ключей через дополнительный элемент ИЛИ, а выход формировател временных меток соединен с соответствуюащм входом блока промежуточной пам ти через шифратор временных меток, второй и третий входы которого соединены соответственно с токовым выходом распределите л управл квцих сигналов и со вторым входом дополнительного элемента ИЛИ. На чертеже представлена структурна электрическа схема устройства дл обнаружени и регистрации потока ошибок дискретного канаЛа св зи. Устройство дл обнаружени и регистрации потока ошибок дискретного канала св зи содержит блок обнаружени ошибок 1, счетчик тактовых импул сов 2, регистратор 3, блок ключей 4, элемент ИЛИ 5,, формирователь временных меток 6, блок промежуточной пам ти 7, блок управлени 8, распределитель управл ющих сигналов 9, шифратор временных меток 10, дополнительный элемент ИЛИ 11. Блок промежуточной пам ти состоит из блока операти ной пам ти 12, блока буферной пам ти 1 Э-, ключей 14 и 15. Устройство, работает следующим образом . Тактовые импульсы поступают на вход двоичного п тиразр дного счетчика тактовых импульсов 2, выход каждого разр да которого соединен с соответствующим импульсным ключом блока ключей 4. С по влением сигнала ошибки все п ть ключей этого блока открываютс и двоичное число со счетчика тактовых импульсов 2, соответствующее номеру посылки, на которой происходит ошибка, записываетс через дополнительный элемент ШЙ 1 1 в п ть чеек блока оперативной пам ти 12, Одновременно в седьмую чейку блока оперативной пам ти 12 записываетс сигнал вида ошибок. При записи числа импульсами с выхода блока ключей 4 через элемент ИЛИ 5 производитс сброс счетчика тактовых импульсов 2 в нулевое состо ние. Принимаемые и анализируемые блоком обнаружени ошибок 1 элементарные посылки разбиваютс на блоки по тридцать одной посьшке. Дл этого с приходом каждой тридцать первой посылки форьшрователь временных меток 6 выдает 1|мпульс временной метки, которьй представл етс цифрой в шифраторе временных меток по сигналу с распределител управл ющих сигналов. 9, вырабатываемого по сигналу с выхода блока управ-, лени 8, записываетс в п ть чеек блока .оперативной пам ти 12 после записи числа, соответствующего номеру ошибочной посьшки в случае по влени ошибки, Есда ошибки не по вл ютс в течение времени формировани временной метки, то сигнал с выхода шифратора временных меток 10 записываетс в шестую чейку блока оперативной пам ти 12; Регистратор 3 в ка дцом цикле рвоей работы выдает сигналы синхронизации, поступающие на блок управлени 8, который вьщает в соответствующие моменты цикла работы регистратора 3 с.игналы управлени на перезапись информации из блока оперативной пам ти 52 в блок буферной пам ти 13 через сеть ключей 14, сигналы управлени на регистрацию информации из блока буферной пам ти 13 на бумажную ленту регистратора 3 через сеть ключей 15, сигналы на установку блока буферной пам ти. 13 в исходное состо ние. Сигналы транспортировки ленты на продвижение бумажной ленты регистратором 3. При записи информации из блока оперативной пам ти 12 в блок буферной пам ти 13 блоком управлени 8 вырабатьшаетс The invention relates to a radio communication technique and can be used in equipment for the study of discrete radio channels. According to the main auth. No. 593320 is known a device for detecting and registering an error channel of a discrete communication channel, containing an input error detection unit, as well as a clock counter and a recorder, for example, a rotary hammer, a key, an OR element, a time stamper, an intermediate memory block. , the control unit, wherein the clock output of the error detection unit is connected to the input of the clock pulse counter, the output of which is connected to the inputs of the key block and time marker, the output of which is connected to the input reset counter clock pulses through the OR element, to another input of which the output of the key block is connected, and the output error sign of the error detection block is connected to the corresponding input of the intermediate memory block, the output of which is connected to the recorder input, the synchronizing output of which is connected to the control inputs via the control unit block intermediate memory and the recorder 1. However, the known device does not provide a short time recording information about the flow of errors. The purpose of the invention is to reduce the recording time by compressing the logged information about the error stream. For this purpose, a device for detecting and registering an error channel of a discrete communication channel, containing an input error detection unit, as well as a clock estimator and a recorder, such as a rotary hammer, a key block, an OR element, a time stamper, an intermediate memory block, a control block , while the clock output of the error detection block is connected to the input of the clock counter, the output of which is connected to the inputs of the key block and the time stamper, the output of which is connected to the input reset of the clock counter pulses through the OR element, to another input of which the output of the key block is connected, and the output error sign of the error detection block is connected to the corresponding input of the intermediate memory block, the output of which is connected to the input of the recorder, which synchronizes the output through the control block the inputs of the intermittent memory block and the recorder, the control signal distributor, the timestamp encoder and the additional OR element are entered, the output error of the error detection block is connected to another the key block through the control distributor of signals, the second input of which is connected to the corresponding control input of the intermediate memory block, the corresponding input of which is connected to the key block via the additional OR element, and the output of the time stamper is connected to the corresponding input of the intermediate block memory through the timestamp encoder, the second and third inputs of which are connected respectively to the current output and distribute control signals and additionally to the second input th element OR. The drawing shows a structural electrical circuit of the device for detecting and recording the error stream of a discrete communication channel. A device for detecting and registering an error channel of a discrete communication channel comprises an error detection block 1, a clock pulse counter 2, a recorder 3, a key block 4, an OR 5 item, a time stamp generator 6, an intermediate memory block 7, a control block 8, the control signal distributor 9, the timestamp encoder 10, an additional element OR 11. The intermediate memory block consists of an operative memory block 12, a buffer memory block 1 E-, keys 14 and 15. The device operates as follows. Clock pulses are fed to the input of a binary five-bit counter clock pulses 2, the output of each bit of which is connected to the corresponding pulse key of key block 4. With the error signal, all five keys of this block open and a binary number from clock counter 2, corresponding to The number of the parcel on which the error occurs is recorded through the additional element SHI 1 1 in five cells of the RAM 12, at the same time, the signal of the type of error is recorded in the seventh cell of the RAM 12 side. When recording the number of pulses from the output of the key block 4 through the element OR 5, the clock counter 2 is reset to the zero state. The elementary parcels received and analyzed by the block for detecting errors 1 are divided into blocks of thirty-one. For this, with the arrival of every thirty first packet, the time marker 6 gives out 1 | pulse of time stamp, which is represented by a digit in the time stamp encoder from the signal distributor of control signals. 9, generated by the signal from the output of the control unit, laziness 8, is recorded in the five cells of the operational memory 12 after the recording of the number corresponding to the error number of the error in the event of an error, if the error does not occur tags, the signal from the output of the timestamp encoder 10 is recorded in the sixth cell of the RAM 12; The registrar 3 in the cycle of its operation generates synchronization signals to the control unit 8, which at the appropriate moments of the operation cycle of the recorder 3 s. Control signals to overwrite information from the RAM block 52 to the buffer memory block 13 via the key network 14 , control signals for registering information from the buffer memory unit 13 to the paper tape of the recorder 3 via the key network 15, signals for installing the buffer memory unit. 13 to the initial state. The tape transport signals for the advancement of the paper tape by the recorder 3. When recording information from the memory unit 12 to the buffer memory unit 13 by the control unit 8,
сигнал на установку блока оперативной пам ти 12 в исходное состо ние.signal to install the RAM unit 12 to its original state.