SU832558A1 - Device for simulating digital objects - Google Patents
Device for simulating digital objects Download PDFInfo
- Publication number
- SU832558A1 SU832558A1 SU792807608A SU2807608A SU832558A1 SU 832558 A1 SU832558 A1 SU 832558A1 SU 792807608 A SU792807608 A SU 792807608A SU 2807608 A SU2807608 A SU 2807608A SU 832558 A1 SU832558 A1 SU 832558A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control unit
- outputs
- inputs
- Prior art date
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
(54) УСТРОЙСТЮ дай МОДЕЛИРОВАНИЯ ЦИФРОаК ОБЪЕКТОВ(54) DESIGN FOR MODELING DIGITAL OBJECTS
1one
. Изобретение относитс к вычислительной технике и может быть использовано дл проверки правильности работы проектируемых схем различных объектов цифровой вычислительной техНИКИ и автоматики в процессе их разработки , а также дл исследовани полноты контролируквдих тестов, примен емых при производственном и эксплуатационном контроле этих объектов. . . The invention relates to computing and can be used to verify the correct operation of the designed circuits of various objects of digital computing technology and automation in the process of their development, as well as to investigate the completeness of control tests used in the production and operational control of these objects. .
известны устройства дл моделировани цифровых объектов, содержацие переменную моделируюдую структуру матричный коммутатор, блок настройки коммутатора и блок управлени , devices for modeling digital objects are known, comprising a variable modeled structure matrix switchboard, a switch setup unit and a control unit,
Недостаток устройства - большое количество требуемых коммутационных устройств непосредственно в матричHceij коммутаторе, а также в блоке настройки коммутатора.The disadvantage of the device is a large number of required switching devices directly in the matrix Hceij switch, as well as in the switch configuration block.
Наиболее близким техническим решением к предлагаемому вл етс устройство дл моделировани цифровых объектов, содержащее блок переменной моделирукщей структуры, выходы которого.соединены с информационными выходсцуш устройства и с первой группой входов коммутатора, втора группа входов которого вл етс ин- формацйонным входом устройства, и The closest technical solution to the present invention is a device for modeling digital objects, which contains a block of variable model structure, the outputs of which are connected to the information outputs of the device and the first group of inputs of the switch, the second group of inputs of which is the informative input of the device, and
блок пам ти, вход и выход которого подключены соответственно к первому выходу и первому входу блока управлени , второй и третий выходы которого соединены соответственно с информационным и упргшл юцим входами блсжа переключени выходы которого подключены к входам регистра, выходы которого соединеш -с входами блока переменной моделирующей структуры, четвертый и п тый выходы блока управлени подключены соответственно к управл ющему входу регистра и к управл ющему выходу устройства, третий вход блока управлени соединен с управл юац ы входом устрсЛ ства 2.a memory unit whose input and output are connected respectively to the first output and the first input of the control unit, the second and third outputs of which are connected respectively to the information and control inputs of the switching unit whose outputs are connected to the inputs of the register, the outputs of which are connected to the inputs of the variable modeling unit structures, the fourth and fifth outputs of the control unit are connected respectively to the control input of the register and to the control output of the device, the third input of the control unit is connected to the control Device input 2.
При работе известного устройства реализуетс программируеьшй последовательный обмен инфо рмгщией между выходами и входами .интегрсшьных схем, ВХОДК1ЦИХ в блок переменной моделирующей структуры,.в соответствии с таблицей их соединений -в моделируемом объекте. При этом соединение-заданного выхода некоторой микросхеки с входами других микросхем задаетс программно в виде цепочки команд, где перва команда указывает номер (адрес ) данного выхода, а последующие команды - номера (адреса) входов.During operation of the known device, a programmable sequential exchange of information between the outputs and inputs of integrated circuits, INPUT to the block of a variable of the modeling structure, in accordance with the table of their connections, is performed in the simulated object. At the same time, the connection-defined output of a certain microcircuit with the inputs of other microcircuits is set programmatically in the form of a chain of commands, where the first command specifies the number (address) of this output, and the subsequent commands specify the numbers (addresses) of the inputs.
с KOTOpfcoMH этот выход должен быть соединен.With KOTOpfcoMH this output must be connected.
Недостаток устройства - увеличенный объем блока пам ти за счет наличи первой команды в каждой цепочке команд, хот по самой процедуре функционировани устройства это вл етс излишним. Метод итерации Зейдел , используемый в из.вестном устройстве Дл определени логических состо ний моделируемого объекта, предполагает последовательное изменение состо ни на каждой группе соединенных между собой входов микросхе моделируемого цифрового объекта в соответствии с состо нием выхода микросхемы , св занного с этими входами, и последующий опрос всех выходой микросхем с целью обнаружени изменени состо ни хот бы одного из них. Изменение состо ни в каждой итерации хот бы одного из выходов микросхем свидетельствует о том, что процесс установлени нового состо ни модели не закончилс и необходимо продолжение цикла итераций.The drawback of the device is the increased volume of the memory block due to the presence of the first command in each chain of commands, although this is redundant in the operation of the device itself. The Zadel iteration method used in the well-known device. To determine the logical states of the object being simulated, it is necessary to successively change the state on each group of interconnected inputs of the microcircuit of the digital object being modeled in accordance with the output state of the microcircuit connected to these inputs, and then interrogating all the output of the microcircuits in order to detect a change in the state of at least one of them. The change of state in each iteration of at least one of the outputs of the microcircuits indicates that the process of establishing the new state of the model has not ended and the continuation of the iteration cycle is necessary.
Таким образом, в каждой итерации So in each iteration
необходим опрос состо ни всех вьдходов микросхем и сравнение этого состо ни с предыдущем состо нием этого же выхода. Вследствие этого адресный опрос выходов микросхем, используемый в известном устройстве, может быть заменен циклическим (последовательным ), опросом, что приводит к сокращению длины каждой цепооди команд и, следовательно, к сокращению объема пам ти, а также некоторому повышению быстродействи устройства.It is necessary to poll the state of all inputs of the microcircuits and compare this state with the previous state of the same output. As a result, the address polling of the outputs of the microcircuits used in the known device can be replaced by cyclic (sequential) polling, which leads to a reduction in the length of each chain of commands and, consequently, to a reduction in the memory size, as well as a certain increase in the speed of the device.
Цель изобретени - уменьшение объема пам ти устройства дл моделировани цифровых объектов и повышение быстродействи .The purpose of the invention is to reduce the storage capacity of a device for modeling digital objects and to increase speed.
Поставленна цель достигаетс тем что в устройство, содержащее блок переменной моделирующей структуры, выходы которого соединены с информационными выходами устройства и с пер вой группой входов коммутатора, втора группа входов которого вл етс информационным входом устройства, и блок пам ти, вход и выход которого подключены соответственно к первому This goal is achieved by the fact that a device containing a block of variable modeling structure, the outputs of which are connected to the information outputs of the device and the first group of inputs of the switch, the second group of inputs of which is the information input of the device, and the memory block whose input and output are connected respectively to the first
, выходу и первому входу блока управлени , второй и третий выходы которого соединены -соответственно с информационным и управл ющим входами блока переключени , выходы которого подключены к входам регистра, выходы которого соединены с входами блока переменной моделирующей структуры, четвертый и п тый выходы блока управлени подключены соответственно к управл ющему входу регистра и к управл ющему выходу устройства, третий вход блока управлени соединен с управл ющим входом устройства, введен счетчик, вход и выход которого соединены с шестым выходом блока управлени и с управл ющим входом коммутатора ,соответственно, седьмой выход блока управлени подключен к адресному входу блока пам ти., the output and the first input of the control unit, the second and third outputs of which are connected, respectively, to the information and control inputs of the switching unit, the outputs of which are connected to the inputs of the register, the outputs of which are connected to the inputs of the variable structure block, the fourth and fifth outputs of the control unit are connected respectively, to the control input of the register and to the control output of the device, the third input of the control unit is connected to the control input of the device, a counter is inputted, the input and output of which are connected a sixth output of the control unit and to the control input of the switch, respectively, the seventh output control unit is connected to the address input of the memory unit.
Кроме того, блок управлени содержит два триггера, схему сравнени , генератор импульсов, счетчик адреса и регистр команд, первый вход и первый выход которого подключены соответственно к первому входу и первому выходу блока управлени , второй вход и второй выход регистра команд соединены соответственно с первым выходом и с первым входом генератора импульсов, вто.рой выход которого подключен к входу счетчика адреса, второй вход блока управлени соединен с входом первого триггера, выход которого подключен к первому входу схемы сравнени , к второму выходу блока управлени и к третьему входу регистра команд, третий выход которого соединен с вторым входом схемы сравнени выход которой подключен к входу второго триггера, выход которого соединен с вторым входом генератора импульсов третий, четвертый, п тый выходы и третий вход которого подключены соответственно к третьему, четвертому, п тому выходу и третьему входу блока управлени , четвертый выход регистра команд соединен .с шестым выходом блока управлени , выход счетчика адреса подключен к седьмому выходу блока управлени .In addition, the control unit contains two triggers, a comparison circuit, a pulse generator, an address counter and a command register, the first input and the first output of which are connected respectively to the first input and the first output of the control unit, the second input and the second output of the command register are connected respectively to the first output and with the first input of the pulse generator, the second output of which is connected to the input of the address counter, the second input of the control unit is connected to the input of the first trigger, the output of which is connected to the first input of the comparison circuit, to the second output of the control unit and to the third input of the command register, the third output of which is connected to the second input of the comparison circuit whose output is connected to the input of the second trigger, the output of which is connected to the second input of the pulse generator, the third, fourth, fifth outputs and the third input of which are connected respectively to the third, fourth, fifth output and third input of the control unit; the fourth output of the command register is connected to the sixth output of the control unit; the output of the address counter is connected to the seventh output of the control unit neither
На фиг. 1 представлена блок-.схема устройства; на фиг. 2 - структура цепочки команд одной строки на фиг. 3блок управлени .FIG. 1 shows a block diagram of the device; in fig. 2 shows the structure of a chain of commands of one line in FIG. 3 control unit.
Устройство содержит блок 1 переменной моделирукЕцей структуры, информационные выходы 2, информационный вход 3, коммутатор 4,- счетчик 5, регистр 6, блок 7 переключени , блок 8 управлени , блок 9 , управл ющий вход 10 и управл гадий выход 11.The device contains a block 1 of variable model structure, information outputs 2, information input 3, switch 4, - counter 5, register 6, switching block 7, control block 8, block 9, control input 10 and control output 11.
Структура цепочки команд устройства , котора записываетс в блок 9, состоит из последовательности команд 12, кажда из которых содержит адресное поле 13 и два дополнительных разр да 14 и 15 .The device command chain structure, which is recorded in block 9, consists of a sequence of commands 12, each of which contains an address field 13 and two additional bits 14 and 15.
Блок 8 управлени состоит из первого триггера 16, схемы 17 сравнени , второго триггера 18, регистра 19 команд, генератора 20 импульсов и счетчика 21 адреса.The control unit 8 consists of a first trigger 16, a comparison circuit 17, a second trigger 18, a command register 19, a pulse generator 20 and an address counter 21.
Устройство работает следугацим образом .The device works in the same way.
Перед началом моделировани заданного цифрового объекта в состав блока 1 переменной моделирукщей структуры включаетс тот набор интегральных схем, который используетс : в объекте . Входы и выходы этих интегральных схем соедин ютс сооз ветственно с выходами регистра бис входс1ми коммутатора 4. В блоке 9 пам ти размещаетс таблица соединений интегральных схем, описывающа их реальные св зи в объекте. Кажда строка таблицы задает одну электрическую цепь объекта, соедин ющую определенный вьоход некоторой интегральной схекы блока 1 или внешний вход объекта (один из входов 3 устройства) со все ми выходами интегральных схем блока 1, вл ющимис нагрузкой этого выход или внешнего входа. Кажда така стрка представл етс цепочкой команд (фиг. 2). В последний команде цепочки в разр де 14 записываетс 1, чт вл етс признаком -койца цепочки команд , в остальных разр дах цепочки в разр де 14 записываетс О. Дополнительный разр д 15 команды предназначен дл указани предыдущего состо ни (1 или О) источника сигнала , т. е. выхода микросхемы или внешнего входа устройства, к которюму относитс данна цепочка команд. Содер димое дополнительного разр да 15 используетс только при обработке первой команды цепочки и имеет смысл, следовательно, при наличии О в разр де 14. Сочетание 10 (1 в разр де 14 и О в разр де 15) используетс дл указани последней команды цепочки , а сочетание 11 - дл указани последней команды последней цепочки. В адресном поле 13 каждой команды укзываетс адрес приемника сигнала (вх да микросхемы), Дл каждой цепочкиBefore the simulation of a given digital object begins, the set of integrated circuits, which is used: in the object, is included in block 1 of the variable of the model structure. The inputs and outputs of these integrated circuits are connected in accordance with the outputs of the bis input register of switch 4. In memory block 9, a table of integrated circuit connections is located describing their real connections in the object. Each table row defines one electrical circuit of an object connecting a certain input of some integral circuit of block 1 or an external input of an object (one of the inputs 3 devices) with all the outputs of integrated circuits of block 1, which are the load of this output or external input. Each such line is represented by a chain of commands (Fig. 2). In the last command of the chain in bit 14, 1 is recorded, which is a sign of the end of the chain of commands, in the remaining bits of the chain in bit 14 is recorded O. The additional bit 15 of the command is intended to indicate the previous state (1 or O) of the signal source That is, the output of the chip or the external input of the device to which this command chain belongs. The content of the extra bit 15 is used only when processing the first command of the chain and makes sense, therefore, if there is O in bit 14. The combination 10 (1 in bit 14 and O in bit 15) is used to indicate the last command of the string, and combination 11 to indicate the last command of the last chain. In the address field 13 of each command, the address of the receiver of the signal (input and chip) is specified, for each chain
адрес источника сигнгипа определ етс содержимым счетчика 5.The source address of the signal is determined by the contents of the counter 5.
Вычисление логических состо ний моделируемого объекта осуществл етс в ка)едом такте t дл прикладываемой ко входам 3 последовательности тес товых сигналов.The calculation of the logical states of the simulated object is carried out in k) with a cycle t for the test signal sequence applied to the inputs 3.
Устройство предназначено дл использовани совместно с внешними, по отношению к нему, средствами управлени (например/ ЭВМ), обеспечивающими автоматизацию процесса исследовани моделируемого объекта. При это внешнее оборудование обеспечивает приложение текстов,к входу 3 устройства , а также сн тие и анализ выходных последовательностей - реакций модели на эти тесты с выхода 2 устройства . Вход 10 и выход 11 служат дл внешней синхронизации устройства от ЭВМ.The device is intended to be used in conjunction with external, in relation to it, control means (for example, / computers), which provide automation of the process of research of the simulated object. With this external equipment provides the application of texts to the input 3 of the device, as well as the removal and analysis of the output sequences - model responses to these tests from the output 2 of the device. Input 10 and output 11 are used for external synchronization of the device from the computer.
После установки на входе 3 набора сигналов, соответствукиих такту t, ЭВМ задает на входе 10 сигнал, разрешающий начало процесса вычислени состо ни модели в этом такте. По этому сигналу запускаетс генератор 20 импульсов, который синхронизирует временную последовательность работы устройства.After the input signal sets 3, corresponding to the cycle t, the computer sets the signal at input 10, which allows the beginning of the process of calculating the model state in this cycle. This signal triggers a pulse generator 20, which synchronizes the time sequence of the device.
Счетчик 5 в начале каждого такта находитс в нулевом состо нии, при этом на выход коммутатора 4 поступает сигнал с первого источника сигнала .Counter 5 at the beginning of each clock cycle is in the zero state, with the output of switch 4 receiving a signal from the first signal source.
Цикл операций, соответствующих первой итерации моделировани объекта , в такте t начинаетс с чтени первой команды первой цепочки команд Считанна команда поступает в регистр команд 19.The cycle of operations corresponding to the first iteration of modeling an object in t begins with reading the first command of the first command chain. The read command enters the command register 19.
Сигнал с эыхода коммутатора 4 поступает на первый тригге-р 16 и сравниваетс в схеме сравнени 17 с содержимым разр да 15 команды. Если имеет место несравнение, то этот факт фиксируетс вторьм триггером 18. Кроме того, в данной команде на регистре 19 команд инвертируетс значение разр да 15 и модифицированна команда вновь записываетс в блок 9 пам ти . :The signal from the switch 4 output goes to the first trigger-p 16 and is compared in comparison circuit 17 with the contents of bit 15 of the command. If there is an incomparison, this fact is recorded by the second trigger 18. In addition, this command on the command register 19 inverts the value of bit 15 and the modified command is again recorded in memory block 9. :
Адресное поле команды воздействует на .управл юций вход блока 7 переключени разр дов, с помощью которого состо ние триггера 16 передаетс в соответствующий разр д регистра 6,соединенный со входом определенной микросхемы . Номер входа задаетс адресньм полем команды. В соответствии с новым состо нием входа микросхема измен ет свое внутреннее состо ние и/или выходные сигналы. Аналогично производитс выборка последующих команд первой цепочки и изменение состо ни остальных входов интегральных схем, св занных с данным источником сигнала. При этом разр да 14 и 15 команды равны О. После выполнени последней команды цепочки (разр д 14 равен 1, разр д 15 - О) содержимое источника 5 увеличиваетс на 1 и на выход коммутатора 4 поступает сигнал от второго источника сигнала.The command address field affects the control inputs of the bit switching unit 7, with which the state of the trigger 16 is transmitted to the corresponding register bit 6 connected to the input of a specific chip. The login number is specified by the command field. In accordance with the new state of the input, the microcircuit changes its internal state and / or output signals. Similarly, a sample of subsequent commands of the first chain is sampled and the state of the remaining inputs of the integrated circuits associated with a given signal source is changed. At that, bit 14 and 15 of the command are equal to O. After the last command of the chain is executed (bit 14 is 1, bit 15 is O), the contents of source 5 increase by 1 and the output of switch 4 receives a signal from the second signal source.
Затем выбираютс следующие цепочки команд. По окончании последней цепочки (разр ды 14 и 15 равны 1) цикл операций устройства, относ щийс к первой итерации моделировани объекта , в такте t заканчиваетс . Счетчик 5 сбрасываетс в исходное состо ние .Then the following command chains are selected. At the end of the last chain (bits 14 and 15 are equal to 1), the cycle of the device operations related to the first iteration of the object modeling, in step t, ends. Counter 5 is reset.
Если в процессе итерации оказалось что хот бы рдин из выходов интегральных схем изменил свое состо ние по сравнению с состо нием в предьщущей итерации (т. е. произошло несравнение текущего состо ни выхода с предыдущим состо нием, указанным в дополнительнее разр де 15 комаццы, сЬответствукщей данному выходу), блок 8 управлени начинает новый цикл работы, соответствукщий следукшей итерации. Если же ни одкн выход ни одной интегральной cxeiiu не изменилс (что означает , что. процесс установлени нового состо ни модели в такте t завериилс ), то блок управлени формирует сигнсШ на выходе 11,свидетельствующий об окончании моделировани в такте t , и останавливает работу до получени нового сигнала начала такта t + 1 на входе 10. Устройство работает аналогично во всех тактах t .1. Отличие только в цикле первой итерации такта t 1 со стоит в том что блок 8 управлени принудительно формирует сигнал несравнени дл всех выходов интеграль ных схем, что позвол ет сформировать в разр дах 15 первых команд всех цепочек значени , соответствующие исходному состо нию модели Таким образом, благодар введению новых элементов и св зей уменьшаетс объем блока пам ти и увеличиваетс быстродействие устройства. формула изобретени 1. Устройство дл моделировани цифровых объектов, содержащее блок переменной моделирующей структуры, выходы которого соединены с информационными выходами устройству и с пер вой группой входов коммутатора, втора группа входов которого вл етс информационным входом устройства, и блок пам ти, вход и выход которого (подключены соответственно к первому выходу и первому входу блока управлени , второй и третий выходь; которо го соединены соответственно с информационные и управл ющим входами блока переключени , выходы под ключены к входам регистра, выходы ко торого ссюдинены с входамц блока переменной моделирунщей структуры, чет вертый и п тый выходы блока упрдвлени подключены соответственно к управл нщему axof-y регистра и к управл ющему выходу устройства, третий вход блока управлени соединен с управл ющим , входом устройства, о т л ич ающе е с тем, что, с сокращени объема пам ти и повышени быстродействи , в него введен счетчик, вход и выход которого соединены с шестым выходом блока управлени управл ющим входс коммутатора , соответственно, седьмой выход блока управлени подключен к адресному входу блока пам ти. 2. Устройство по п. 1, отлип чающеес тем, что блок управлени содержит два триггера, схему сравнени , генератор импульсов, счетчик адреса и регистр команд, первый вход и первый выхсд которого лодклк )чены соответственно к первому входу и первому выходу блока управлени , второй вход и второй выход регистра соединены соответственно с первьш выходом и с первым входом генератора импульсов, второй выход которого подключен к входу счетчика адреса , второй вход блока управлени соединен с входом первого триггера, вход которого подключен к первому входу схемы сравнени / к второму выходу блока управлени и к третьему входу регистра команд, третий выход которого соединен с вто1{жм входом схемы сравнени , выход которой подключен к входу второго триггера, выход которого соединен с вторым входом генератора импульсов, третий, четвертый , п тый выходы и третий вход которого подключены соответственно к третьему,, четвертому, п тому выко- ду и третьему входу блока управлени , четвертый выход регистра команд соединен с шестым выходом блока управле- . ни , выход счетчика адреса подключен к седьмому выходу блока управлени . / Источники информации, прин тые во внимание прк экспертизе 1.Авторское свидетельство СССР №454547, кл. G Об F 7/00, 1975. 2.Авторское свидетельство СССР ft 610114, кл. G 06 F 15/20, 1976 (прототип).If during the iteration it turned out that at least one of the outputs of the integrated circuits changed its state as compared with the state in the previous iteration (i.e., the current output state was incomparable with the previous state specified in the additional bit 15 to this output), control block 8 starts a new cycle of operation, corresponding to the next iteration. If none of the outputs of any integral cxeiiu has changed (which means that the process of establishing the new state of the model in t is verified), then the control unit generates a signal of output 11, indicating the end of the simulation in t, and stops working until receiving a new start signal t + 1 at input 10. The device operates in the same way in all t steps .1. The only difference in the cycle of the first iteration of the cycle t 1 is that the control unit 8 forcibly generates a signal of incomparison for all outputs of integrated circuits, which allows forming, in bits 15 of the first commands of all chains, the values corresponding to the initial state of the model. thanks to the introduction of new elements and connections, the volume of the memory block is reduced and the speed of the device is increased. invention 1. Device for modeling digital objects, containing a block of variable modeling structure, the outputs of which are connected to the information outputs of the device and the first group of inputs of the switch, the second group of inputs of which is the information input of the device, and the memory block whose input and output (connected to the first output and the first input of the control unit, respectively; the second and third output; which are connected respectively to the information and control inputs of the switching unit, output The fourth and fifth outputs of the control unit are connected respectively to the control axof-y of the register and to the control output of the device, the third input of the control unit is connected to the control, the input of the device, which is such that, with a reduction in the amount of memory and an increase in speed, a counter is inserted into it, the input and output of which are connected to the sixth output of the control unit controlling the inputs of the switch, respectively my output control unit is connected to the address input of the memory unit. 2. The device according to claim 1, which is missing in that the control unit contains two triggers, a comparison circuit, a pulse generator, an address counter and a command register, the first input and the first output of which the boat (s) are respectively to the first input and the first output of the control unit, The second input and the second output of the register are connected respectively to the first output and to the first input of the pulse generator, the second output of which is connected to the input of the address counter, the second input of the control unit is connected to the input of the first trigger, the input of which is connected to the first at the input of the comparison circuit / to the second output of the control unit and to the third input of the command register, the third output of which is connected to the second1 {zhm input of the comparison circuit, the output of which is connected to the input of the second trigger, the output of which is connected to the second input of the pulse generator, third, fourth, the fifth outputs and the third input of which are connected respectively to the third, fourth, fifth output and third input of the control unit, the fourth output of the command register is connected to the sixth output of the control unit. Nor is the output of the address counter connected to the seventh output of the control unit. / Sources of information taken into account prk examination 1.Authorial certificate of the USSR №454547, cl. G On F 7/00, 1975. 2. USSR author's certificate ft 610114, cl. G 06 F 15/20, 1976 (prototype).
Фиг. 2FIG. 2
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792807608A SU832558A1 (en) | 1979-05-10 | 1979-05-10 | Device for simulating digital objects |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792807608A SU832558A1 (en) | 1979-05-10 | 1979-05-10 | Device for simulating digital objects |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU832558A1 true SU832558A1 (en) | 1981-05-23 |
Family
ID=20845452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU792807608A SU832558A1 (en) | 1979-05-10 | 1979-05-10 | Device for simulating digital objects |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU832558A1 (en) |
-
1979
- 1979-05-10 SU SU792807608A patent/SU832558A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1222564A (en) | Method for simulating system operation of static and dynamic circuit devices | |
| EP0129017B1 (en) | Method and apparatus for modeling systems of complex circuits | |
| KR100483876B1 (en) | Semiconductor integrated circuit design and evaluation system | |
| US6295623B1 (en) | System for testing real and simulated versions of an integrated circuit | |
| CN107844678B (en) | Spice simulation method containing IP/Memory time sequence path | |
| JPS63145549A (en) | Simulation method for logic circuit | |
| AU9171691A (en) | Method and apparatus for a minimal memory in-circuit digital tester | |
| JP2002323995A (en) | Trace circuit | |
| KR20000011359A (en) | High speed test pattern evaluation apparatus | |
| SU832558A1 (en) | Device for simulating digital objects | |
| CN105183954A (en) | PXI based serial bus health monitoring platform | |
| EP0150258A2 (en) | Method for propagating unknown digital values in a hardware based complex circuit simulation system | |
| US20030125916A1 (en) | Simulation and synthesis of metastable flip flops | |
| JP2924968B2 (en) | Time interactive simulation device | |
| SU610114A1 (en) | Digital object simulating device | |
| JPH0391195A (en) | Memory circuit | |
| SU1298925A2 (en) | Device for simulating failures | |
| SU1674255A2 (en) | Storage | |
| JP2924222B2 (en) | Logic simulator | |
| RU1803916C (en) | Device for mating with object to be monitored | |
| JPH02287270A (en) | Test data compression system | |
| Miki et al. | * Research Institute of Applied Electricity, Hokkai do University** Graduate Student of Hokkai do University | |
| JP2972499B2 (en) | Logic circuit delay simulator | |
| JPH026772A (en) | Integrated circuit | |
| JPS6378238A (en) | Object code generating device |