(54) УСТРОЙСТВО ДЛЯ УМНОЖНИЯ .ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВл 3anoMKHaFJiij,ero уетррйства и линие задержки, часть которой подключена входу считыва 1и первого счетчика, конец - к входом установки нул делител и первого счетчика, а также ко второму входу элемента I-UUI . Heдocтaткa ш данного устройства вл ютс нестабильность фазы-выходных импульсов умножител , невозможность получени дробных коэффициентов умножени и то,что при поступле нии на его вход одиночного импульса на выходе по вл етс бесконечна последовательность импудьсов, что создает определенные трудности при использовании его в логических устройствах . Цель кзобретени - расширешш фу циональпь1Х возможностей устройства при одновременном новьадехАи стабиль ности его работы. Поставленна цель достигаетс , те что Б устройство дл умножени част ты следовани иь пульсов,-содержащее формпровател.ь импульсов, первый выход которого подключен к первым вхо дам делител частоты импульсов и пе вого счетчика импульсов, выходы которого соединены со входам-i блока пам ти, второй вход - с выходом делител частоты импульсов, генератор опорного напр ;кенл- и второй счетчик импульсов, введены дополнитшть .ные. делители частоты, D-триггер, счетный триггер, элементы И и допол нительный формирователь имп-ульсов, причем второй выход формировател импульсов соединен с С входом О-трйггера , выход которого подключен ко входу дополнительного формировател импульсов и к одному из входов первого элемента И, второй вход которого соединен с первым входом второ го элемента И, йторой вход которого подключен ко входу формировател им пульсов , а выход - ко второму входу делител частоты импульсов, и. с вы ходом опорного гёнерато-ра, выходы дополнительного формировател импульсов подключены к первьм входам дополнительных делителей частоты , второй вход первого из которых соединен с выходом первого элемента И, а выход - со входом второго счет чика импульсов, входь которого подключены к соответствующш з выходам блока пам ти, а- выходы через блок вы влени ИСХ9ДНОГО состо ни -к входу блока пам ти, входу с.уетного триггера и второму входу второго до полнительного делител частоты, выход которого через переключатель подключен к Р.зходу О-триггера. На чертеже представлена .структурна электрическа схема устройства. Устройство дл умножени частоты следовани импульсов содержит формирователь 1 импульсов, который формирует импульсы по фронтам входного импульса, элемент И 2, один вход которого подключен к выходу опорного генератора 3, D-триггер 4, С-вход которого соединен с одним из выходов формировател i, а выход - с одним из входов элемента И 5 и со входом дополнительного формировател 6 импульсов , один из выходов которого и выход элемента И 5 подключены к соответствующим входам первого дополнительного делител 7 частоты, осуществл ющего деление на число, другой выход дополнительного формировател 6 импульсов соединен с вторым дополнительным делителем 8 частоты, осуществл ющим деление на 2а , другой выход фор «1ровател 1 импульсов подключен к одному из входов делител 9 частоты, осуществл ющего деление на число т, и к одному из входов первого счетчика 10 импульсов, другим входом соединенного с выходом делит.ел 9 частоты, другой кход которого подключен к выходу элемента И 2. Выходы счетчика 10 соединены со входаг-и блока 1 1 пам ти, выходы которого подключены к соответствующим входам второго счетчика 12 вычитающего , один из входов которого соединен с выходом делител 7 частоты, а выход - со входами блока 13 вы влени исходного состо ни , осуществл ющего вы вление исходного состо ни счетчика 12. Выход блока 13 вы вленн исходного состо ни подключен к другому входу делител 8 частоты, к соответствующему входу блока 11 пам ти и ко входу счетного триггера 14, Переключатель обозначен позицией 15. Предлагаемое устройство при подаче на его вход импульсного сигнала может работать s двух режимах: а)формирование одиночного импульса или конечной последовательности импульсов; б)формирование бесконечной последовательности импульсов. . Работа устройства в первом режиме происходит следующим образом.. Опорный генератор 3 формирует пос ледовательность пр моугольных импуль сов, следующих с частотой f, значительно превышающей возможную частоту входных сигналов. Эта последовательность поступает на первые входы элементов И 2 и 5, на вторые входы которых подаетс входной си1нал и выходной сигнал D-триггера 4 соответственно . В исходном состо нии при отсутствии входного сигнала оба элемента И заперты, и сигналы с опорного генера тора 3 на входы делителей 7 и 9 частоты не проход т. При поступлении входного импульса по его переднему фронту формирователь 1 формирует сиг нал Сброс, устанавливающий делител 9 частоты в исходное состо ние. Одновременно на другой вход элемента И 2 подаетс разрешающий сигнал, и Импульсы .опорной частоты с генератор 3 начинают поступать на вход делител 9 частоты, имеющего коэффициент делени т. Последовательность импуль сов с частотой f/mc выхода делител 9 поступает на вход счетчика 10. За врем действи входного импульса дли л „ IQ записывае тельностью i. в счетчике с число импульсов, равное По окончании действи входного сигнала прохождение импульсов на вход счетчика 0 прекращаетс , а его содержимое переписываетс в блок. 1I па м ти сигналов разрешением сооветству ющим отсутствию входного сигнала, и в вычитающий счетчик 12 потенциалом с блока 13 вы влени исходного состо ни . По заднему фронту входного импуль са формирователь 1 формирует кратковременшлй сигнал, устанавливающий О-триггер 4 в положение Л. По переднему фронту сигнала с выхода Dтриггера 4 формирователь 6 импульсов формирует сигнал, устанавливающий де литель 7 частоты, имеющий коэффициен делени п, в исходное состо ние. D-триггер 4, наход щийс в состо вши 1, вьщает на второй вход элемента И 5 разрешающий сигнал, и импульсы опорной частоты с генератора 3 поступают на вход делител 7 частоты , который выдает импульсы с частотой f/п S поступающие на вход вычитакндего счетчика 12, устанавливающегос в исходное состо ние при постуштаиии в него , импульсов. Пр этом блок 13 вы влени исходного состо ни выдает сигнал на блок 11 пам ти , по которому осуществл етс запись содержимого блока I1 пам ти в вычитающий счетчик 12, и процесс работы контура; вычитающий счетчик 12блок 13 вы влени .исходного состо ни -блок 1 1 пам ти - вычитающий счетчик 12 повтор етс . Выходной сиггегл блока 13 вы влени исходного состо ни подаетс на счетный вход триггера 14, формирующего последовательность выходных импульсов длительностью Q.i / i /i-jn . вых m / n П1 При поступлении на вход устройства очередного вводного импульса в счетчик 13 записываетс число импульсов, соответствующее длительности нового входного сигнала. Это число по окончании действи входного импульса переписываетс в блок 11 пам ти, а оче- едным импульсом с блока 13 вы влени исходного состо ни - в вычитаю1 щй счетчик 12. Таким образом исключаетс фазо-импульсна модул ци вы-ходного сигнала, поскольку формирование новой последовательности начинаетс по моменту завершени формировани предыдущей последовательности. Во втором режиме переключатель S находитс в положений Вкл. При этом сигналом с выхода делител 8 частоты имеющего коэффициент делени 2а, где а - любое целое , D-триггер 4 устанавливаетс в состо ние , на вход элемента И 5 подаетс запрещающий сигнал, и поступление импульсов с генератора 3 на вход вычитаю:цего счетчика 12 прекращаетс . При коэффициенте делени , равном 2, на выходе триггера 14 формируетс импульс длительностью . По заднему фронту импульса с выхода D-триггера 4 формирователь 6 формирует сигч нал, устанавливающий делитель 8 частоты в исходное состо ние. Таким образом , устройство подготавливаетс к приему следующего входного сигнала. Предлагаемое устройство позвол ет при поступлении на его вход пр моугольных импульсов получить на выходе либо заданное число импульсов длительностью и скважностью,близкой: к 2, либо неограниченную последователоность таких импульсов. При этом повьшаетс стабильность устройства(54) DEVICE FOR MULTIPLICATION. FREQUENCY OF FOLLOWING PULSES 3anoMKHaFJiij, ero power and delay line, part of which is connected to the read input of the first counter, the end to the input of the zero divider and the first counter, as well as to the second input of the I-UI unit, as well as to the second input of the I-UI unit, as well as to the second input of the I-UI unit and the second input of the I-UI unit, as well as to the second input of the I-UI unit and the second input of the I-UI unit, as well as to the second input of the I-UI unit and the second input of the I-UI unit, as well as to the second input of the I-UI unit and the second input of the I-UI unit, as well as to the second input of the I-UI unit and the second input of the I-UI unit; The irregularities of this device are the instability of the phase-output multiplier pulses, the impossibility of obtaining fractional multiplication factors and the fact that when a single pulse arrives at its input, an infinite sequence of impulses appears that makes it difficult to use it in logic devices. The purpose of the invention is to expand the functional capabilities of the device while at the same time introducing the stability of its operation. This goal is achieved by using a pulse multiplying device, which contains a pulse former, the first output of which is connected to the first inputs of a pulse frequency divider and a first pulse counter, the outputs of which are connected to the inputs of the memory block , the second input - with the output of the pulse frequency divider, the reference generator, for example, Kenle and the second pulse counter, are added more. frequency dividers, D-flip-flop, counting flip-flop, And elements and an additional impulse shaper, the second output of the pulse former connected to the C input of the O-trigger, the output of which is connected to the input of the additional pulse former and to one of the inputs of the first And element, the second input of which is connected to the first input of the second element I, the second input of which is connected to the input of the pulse driver, and the output to the second input of the pulse frequency divider, and. with the output of the reference generator, the outputs of the additional pulse generator are connected to the first inputs of the additional frequency dividers, the second input of the first of which is connected to the output of the first element I, and the output to the input of the second pulse counter, the input of which is connected to the corresponding outputs of the unit memory, a - outputs through the block of detection of ISKh9DNOGO state to the input of the memory block, the input of the current trigger and the second input of the second additional frequency divider, the output of which through the switch is connected to the R.Zhkhod -triggera. The drawing shows the structural circuit of the device. The device for multiplying the pulse frequency contains a pulse shaper 1 that generates pulses along the edges of the input pulse, an element 2, one input of which is connected to the output of the reference generator 3, a D-flip-flop 4, the C input of which is connected to one of the outputs of the shaper i, and the output with one of the inputs of the element And 5 and with the input of an additional imager 6 pulses, one of the outputs of which and the output of the element And 5 are connected to the corresponding inputs of the first additional frequency divider 7, dividing into hours layer, another output of the additional pulse former 6 is connected to the second additional frequency divider 8, dividing by 2a, another form output of the 1st pulse 1 is connected to one of the inputs of the frequency divider 9, dividing by the number m, and to one of the inputs the first counter 10 pulses, another input connected to the output of the split 9 frequency, the other of which is connected to the output of the element 2. And the outputs of the counter 10 are connected to the input of the 1 1 1 memory block whose outputs are connected to the corresponding inputs of the second of the subtractive counter 12, one of the inputs of which is connected to the output of the frequency divider 7, and the output to the inputs of the initial state detection unit 13, detecting the initial state of the counter 12. The output of the 13 detection of the initial state is connected to another the input of the frequency divider 8, to the corresponding input of the memory block 11 and to the input of the counting trigger 14, the switch is indicated by the position 15. The proposed device, when a pulse signal is applied to its input, can operate in two modes: a) forming a single pulse and whether the final sequence of pulses; b) the formation of an infinite sequence of pulses. . The device operates in the first mode as follows. The reference generator 3 forms a sequence of rectangular pulses with a frequency f that is much higher than the possible frequency of the input signals. This sequence is fed to the first inputs of the And 2 and 5 elements, to the second inputs of which the input signal and the output signal of the D flip-flop 4 are supplied, respectively. In the initial state, in the absence of an input signal, both elements are locked and signals from the reference generator 3 do not pass to the inputs of dividers 7 and 9. When the input pulse arrives at its leading edge, driver 1 generates a Reset signal that sets frequency divider 9 in the initial state. At the same time, the enabling signal is supplied to the other input of the AND 2 element. The pulses of the oscillator 3 begin to arrive at the input of the divider 9 frequency, which has a division factor t. The pulse sequence with the frequency f / mc of the output of the divider 9 is fed to the counter 10 input. time of the input pulse length l iq recording i. in the counter c the number of pulses equal to. Upon completion of the input signal, the passage of pulses to the input of counter 0 stops, and its contents are rewritten into a block. 1I with the resolution signal corresponding to the absence of the input signal, and into the subtracting counter 12 with the potential from the detection unit 13 of the initial state. On the falling edge of the input pulse, the shaper 1 generates a short-time signal setting the O-flip-flop 4 to position L. On the leading edge of the signal from the D-trigger 4 output, the shaper of 6 pulses generates a signal that sets the frequency divider 7 having the division factor n to the initial state . D-flip-flop 4, which is in state 1, supplies the second input element I 5 with an enable signal, and the reference frequency pulses from generator 3 arrive at the input of frequency divider 7, which generates pulses with frequency f / n S received at the subtracter input 12, which is set to its original state upon posting into it, pulses. Next, the initial state detection unit 13 outputs a signal to the memory unit 11, by which the contents of the memory unit I1 are recorded in the subtracting counter 12, and the contour operation process; subtractive counter 12, block 13 for detecting the initial state — memory block 1 1 - subtracting counter 12 is repeated. The output trigger of block 13 for detecting the initial state is fed to the counting input of the trigger 14, which forms a sequence of output pulses of duration Q.i / i / i-jn. output m / n P1 When the next input pulse arrives at the device input, the number of pulses corresponding to the duration of the new input signal is recorded in counter 13. This number at the end of the input pulse is rewritten into memory block 11, and with a second pulse from block 13 for detecting the initial state — in a subtracting counter 12. Thus, the phase-pulse modulation of the output signal is eliminated, since the formation of a new signal the sequence begins upon completion of the formation of the previous sequence. In the second mode, the switch S is in the on position. When this signal from the output of the divider 8 frequency having a division factor of 2a, where a is any integer, D-flip-flop 4 is set to the state, the inhibiting signal is fed to the input of the element And 5, and the input of pulses from the generator 3 to the input is subtracted: total counter 12 is terminated. With a division factor of 2, a pulse of duration is formed at the output of trigger 14. On the falling edge of the pulse from the output of the D-flip-flop 4, the shaper 6 generates a signal that sets the frequency divider 8 to the initial state. In this way, the device is prepared to receive the next input signal. The proposed device allows, when rectangular pulses arrive at its input, to obtain at the output either a predetermined number of pulses with a duration and a duty cycle close to 2, or an unlimited sequence of such pulses. This increases device stability.