SU786006A1

SU786006A1 - Logic level converter

Info

Publication number: SU786006A1
Application number: SU792709422A
Authority: SU
Inventors: Виктор Александрович Артеменко; Евгений Георгиевич Белый-Ткач
Original assignee: Предприятие П/Я А-7438
Priority date: 1979-01-08
Filing date: 1979-01-08
Publication date: 1980-12-07

Description

Изобретение относитс к импульсной технике, может быть использовано при проектировании радиоэлектронной аппаратуры . Известны устройства преобразовани уровней логических сигналов дл их после дующей передачи по лини м св зи, содержащие токовый переключатель, принимающий логические сигналы первого уровн и управл емый им выходной усилитель сигналов второго, более высокого уровн Недостатками известного устройства вл ютс изменение уровн выходного сигнала с изменением сопротивлени нагрузки и не оптимальное использование мощности выходных сигналов дл образовани помехоустойчивого канала. Кроме того, известны преобразователи логического сигнала, содержащие входной и управл юпий транзисторы, а также усилительный каскад на транзисторах U2 Недоста1ками этог-о устройства вл ютс зависимость уровн выходного сигна ла от величины сопротивлени нагрузки и низка помехоустойчивость и надежность при случайных длительных замыкани х на Линии передачи. Цель изобретени - повышение помехоустойчивости и стабильности выходных параметров преобразовани . Дл этого в преобразователь содержащий входной транзистор, усилительный каскад, выполненный на транзисторах, коллекторы которых соединены с выходной шиной, резисторы, диод и источники питани , введены инвертор, конденсатор и дополнительные резисторы, причем база входного транзистора через соединенные последовательно первый и второй резисторы соединена с выходом инвертора, первый вход которого подключен к шине первого источника питани , а второй - к входной шине и через соединенные последовательно третий и четвертый резисторы - к базе первого транзистора усилительного каскада, эмиттер которого, а также эмиттер входного транзистора сое-The invention relates to a pulse technique, can be used in the design of electronic equipment. Level conversion devices are known for logical signals for their subsequent transmission via communication lines, which contain a current switch that receives logic signals of the first level and a second, higher level output amplifier controlled by them. The disadvantages of the known device are the change of the output signal level with a change in resistance load and not optimal use of output power to form a noise-resistant channel. In addition, logic converters are known that contain input and control transistors, as well as an amplifier circuit on transistors U2. The disadvantages of this device are the dependence of the output signal level on the load resistance and low noise immunity and reliability with occasional long-term closures on the Line transfer. The purpose of the invention is to improve the noise immunity and stability of the output conversion parameters. To do this, an inverter, a capacitor, and additional resistors are inserted into the converter containing the input transistor, an amplifier cascade made up of transistors whose collectors are connected to the output bus, resistors, diode and power sources, and the base of the input transistor is connected to the output of the inverter, the first input of which is connected to the bus of the first power source, and the second to the input bus and through connected in series the third and fourth resistors to the bases e of the first transistor of the amplifier cascade, the emitter of which, as well as the emitter of the input transistor, connects

динеыы с общей шиной, при-этом коллектор входного транзистора через п гый резистор соединен с базой второго тран зистора усилительного каскада, а через шестой резистор - с эмиттером последнего и с шиной второго источника питани , кроме того, общие выводы первого и второго, а также третьего и четвертого резисторов подключены соответственно через диод к выходной шине и через конденсатор к общей шине.With a common bus, the collector of the input transistor is connected through the fifth resistor to the base of the second transistor of the amplifier cascade, and through the sixth resistor to the emitter of the latter and to the bus of the second power source; the third and fourth resistors are connected respectively via a diode to the output bus and through a capacitor to a common bus.

На чертеже представлена принципиальна электрическа схема устройства.The drawing shows a circuit diagram of the device.

Инвертор 1 через резисторы 2 и 3 соединен с базой транзистора 4, резисторы 5-8, конденсатор 9, усилительный каскад, выполненный на транзисторах 1О и 11, диод 12, шины 13 и 14 источников питани , входна шина (вход) 15, выходна шина (выход) 16.Inverter 1 is connected via resistors 2 and 3 to the base of transistor 4, resistors 5-8, capacitor 9, an amplifier stage, made on transistors 1O and 11, diode 12, power supply buses 13 and 14, input bus (input) 15, output bus (exit) 16.

Инвертор 1, резисторы 2 и 3, транзистор 4, резисторы 5 и 6, шина 13 составл ют канал управлени транзистором 10с задержкой Т , где S - суммарное врем задержки сигнала в инверторе 1 транзистора 4.Inverter 1, resistors 2 and 3, transistor 4, resistors 5 and 6, bus 13 constitute the control channel of transistor 10c delay T, where S is the total signal delay time in inverter 1 of transistor 4.

Резисторы 7 и В, конденсатор 9 составл ют канал управлени транзистором 11с задержками . отпирание и С3 49 запй:рание транзистора 11. При этом задержки CU и I., наход тс в соотношенииResistors 7 and B, capacitor 9 constitute the control channel for transistor 11c delays. unlocking and C3 49 zap: the transistor 11 is different. In this case, the delays CU and I. are in the ratio

-Ь -Ьз.-L-bs

Выбором величины резистора 7 и конденсатора 9 устанавливаетс неравенст °Г т Тз,The choice of the value of the resistor 7 and the capacitor 9 sets the inequality ° T r Tz,

исключающее возможность одновременного нахождени в открытом состо нии транзисторов 1О и 11.eliminating the possibility of simultaneously in the open state of the transistors 1O and 11.

Устройство работает следующим образом .The device works as follows.

За исходное состо ние прин то состо ние , при котором логической единице на входе 15 соответствует логический нуль на выходе 16. При этом на выходе инвертора 1 и базе транзистора 4 имеет место состо ние логического нул , транзистор 4 закрыт, на базе транзистора 11 - логическа - единица транзистор 10 закрыт, транзистор 11 открыт.The initial state of the received state in which the logical unit at input 15 corresponds to a logical zero at the output 16. At the output of the inverter 1 and the base of the transistor 4, the state of the logical zero occurs, the transistor 4 is closed, at the base of the transistor 11 - the unit transistor 10 is closed, the transistor 11 is open.

При передаче логических сигналов устройство работает следующим образомWhen transmitting logical signals, the device operates as follows

При поступлении на вход 15 сигнала логический нуль первого уровн с задержкой 3) скрываетс транзистор 11 с задержкой , открываетс транзистор 10, на выходе 16 устройстваWhen a first-level logical zero signal arrives at input 15, delay 3) hides the transistor 11 with a delay, the transistor 10 opens, and the output 16 of the device

устанавливаетс логическа единица второго, более высокого уровн . При этом на диод 12 подаетс обратное смещающее напр жение, при этом выходное сопротивление становитс равным сопротивлению насыщенного транзистора 10.a logical unit of the second higher level is established. In this case, a reverse bias voltage is applied to the diode 12, and the output resistance becomes equal to the resistance of the saturated transistor 10.

При поступлении на вход 15 сигнала логическа единица с задержкой tWhen a signal is received at input 15 a logical unit with a delay of t

закрываетс транзистор 10, с задержкой Та. ZT открываетс транзистор 11; на выходе 16 устанавливаетс состо ние логический нуль При этом выходное сопротивление становитс равнымthe transistor 10 is closed, with a delay Ta. ZT opens transistor 11; the output 16 is set to a logical zero state. In this case, the output resistance becomes equal to

сопрот11-5лению насыщенного транзистора 11.matching a saturated transistor 11.

При случайном замыкании на линии в интервале времени, когда на входе 15 имеет место состо ние логической еди-In case of accidental closure on the line in the time interval, when the input 15 has a state of logical unity

ницы, изменений в состо нии компонентов устройства не происходит.There are no changes in the state of the device components.

При случайном коротком замыкании на линии в интервале времени, когда на входе 15 имеет местососто ние логи-In the event of an accidental short circuit on the line in the time interval when the input 15 has a logic location

ческий нуль, общий вывод резисторов 2 и 3 соедин етс с общей шиной через диод, смещенный в пр мом направлении, транзистор 4, закрыва сь, закрывает транзистор 10, ток транзистора 10 па-A common zero, the common output of resistors 2 and 3 is connected to the common bus through a diode shifted in the forward direction, the transistor 4 is closed, closes the transistor 10, the current of transistor 10 is pa

дает до нул .gives to zero.

После сн ти короткого замыкани устройство приходит в состо ние, соответствующее уровню логического сигнала на входе 15.After removing the short circuit, the device comes to a state corresponding to the level of the logic signal at input 15.

При возникновении в линии индуцированных помех последние подавл ютс низкоомным сопротивлением одного из насыщенных транзисторов 10 или 11. При этом уровень полезного сигнала вWhen induced interference occurs in the line, the latter are suppressed by the low impedance of one of the saturated transistors 10 or 11. At the same time, the level of the useful signal in

линии существенно не измен етс .the lines do not change significantly.

Таким образом, в преобразователе обеспечиваютс минимальна зависимость уровн выходного сигнала от величины сопротивлени нагрузки и высока степень подавлени индуцированных в линии помех.Thus, in the converter, the output signal level is minimally dependent on the load resistance and a high degree of suppression of line-induced disturbances.

Claims

1. US patent number 3974402, CL. H 03 K 19 / O8, published. 13.02.76.

2. Accepted for Japan N 52-177О5, cl. H 03 K 19/00,