SU784816A3 - Устройство дл передачи и приема кодированного сигнала изображени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА КОДИРОВАННОГО СИГНАЛА ИЗОБРАЖЕНИЯ Изобретение относитс  к технике св зи и может использоватьс  в устрой ствах кодировани  и декодировани  изо бражений . Известно устройство дл  передачи и приема кодированного сигнала йэ15бра жени , содержащее на передающей сторо не последовательно соединенные первый второй идентичные преобразователи сигнала и блок сжати  сигнала, которого через ка.нал св зи подключен к приемной стороне, состо щей из последовательно соединенных TjieTSelO и четвертого идентичных преобразователей сигнала. Однако такое устройство имеет боль шие искажени  при передаче и пр иёме сигнала изображени . Цель изобретени  - уменьшение искажений при передаче и приеме сигнала изображени . Дл  этого в устройство дл  переда ,чи и приема кодированного сигнала изображени , содержащее на передающей стороне последовательно соединённые первый, второй идентичные преобразова тели сигнала и блок сжати  сигнала, выход которого через канал св зи подключен к приемной стороне, состо щей из последовательно соединенных третьего и чётвертогО идентичных преобразователей сигнала, на передающей стороне первый и второй преобразователи содержат три регистра, два .блока сложени , два блока вычитанй  й эапомйнавдий блок, при этом вход и выход первого регистра подклйчены соответственно к первым и вторым входам первого блока вычитани  и первого блока сложени , выход каждого из которых через соответственно второй регистр и последовательно со едйнённыё третий регистр и второй блок вычитани  подключены соответственно к первому и второму входам второго блока сложени , выход; которого подключен к эаттоминайщёто блока, а на приемной стороне третий и четвертый преобразователи сигнала состо т из последовательно соединенных первого , второго и третьего регистров сдвига , двух блоков вычитани , двух блоков сложени  й ТаШйШающёг6 бЛдка7 при этом вход первого регистра сдвига подсоединен к первому входу, а выход третьего регистра сдвига подключен ко второму входу блока вычитани , выход которого подключён к йё1ЭВбму BIXOду первого блока сложени  через умножитель , ко второму входу которого пОДлючей выход первого регистра сдвига. ри этом второй выход регистра сдвига одключён к первым входам соответствен о второго блока сложени  и второго лока вычитани , выход каждого из коdpbix подключен соответственно к перому и второму входам запоминающего лока. На фиг. 1 дана структурна  электрическа  схема предложенного устройства , на фиг. 2, 3 - матрицы.

Устройство содержит на передающей стороне преобразователи 1, 2 сигнала, блок 3 сжати , регистры 4-6, блоки 7, 8 сложени , блоки 9, 10 вычитани , запоминающий блок 11 и блок 12 умножени , а, на приемной стороне - преобразователи 13, 14 сигнала, регистры 15-17, блоки 18, 19 вычитани , блоки 20, 21 сложени , запоминающий блок 22, блок 23 умножени , разделитель 24 и канал 25 св зи.

Устройство работает следующим o6pa3oMv .

Выборки X,2p, частичного изображени  подаютс  на вход регистра 4 преобразовател .1, который задерживает выборки на врем  , соответствующее интервалу между двум  последовательными выборкгили. Вход регистра 4 подсоединен к блокам 7 и 9, которые выполн ют суммирование и вычитание двух последовательных выборок ( (.рч ) .Выходы блоков 7 и 9 подключены соответственно к регистрам 5 и 6, задержка которых составл ет 2 Ь и 4. В тот момент, когда регистр 6 принимает на своём входе сигнал и 4,jp+2V ciH ввдЖет на своем выходе,сигнал U up-2 ти два сигнала поступают на блок 10, который вырабатывает сигнал ( U р .0-7 Этот последний разностный подаетс  на блок 12, который множит его на величину об.

Сигнал ( х. «2р .Zp-n) гвыходнщий из регистра 5, имеет задержку 2t, что необходимо дл  того, чтобы ом сопутствовал сигналу Ip-zL который, выходит из регистра 6. Ьти два сигнала су1 в ируютс  р блоке 8 дл  образовани  сигнала Сигналы , представл ющие коэффициенты 4,1р + ( , накапливаютс  В зайомицающем блоке 11 так, что коэффициенты , соответствующие строке изображе и , образуют строку в запоминающем Влоке 11. Затем, эти коэффициенты ввод тс  повторно в запоминающий блок 11 .

Преобразователь 2 идентичен преобразователю 1 с той разницей, что регистр 5 имеет задержку на 2 стрбки, а регистр 6 - задержку на 4 строки. Вместо того, чтобы вырабатывать коэффициент 1) , он вырабатывает коэффициент U;. Регистры 5, 6 этих двух преобразователей 1, 2, у которых ссылочные номера заканчиваютс  одинаковьми единицами, одинаковы, кроме той части, котора  касаетс  указанной только что задержки.

В запоминающем блоке 11 содержитс  такое же количество коэффициентов Ц сколько имеетс  точек в изображе НИИ. Эти коэффициенты группируютс  в запоминающем блоке 11 в квадраты. Если блокам 9, 10 задано должное направление вычитани , то в каждом квадрате коэффициент U j  вл етс  результатом взаимодействи  четырех точек изображени , коэффициент ,|4-(  вл етс  результатом, взаимодействи  /;венадцати точек изображени  , коэффициент ,  вл етс  результатом

5 взаимодействи  двенадцати точек изображени  и коэффициент и (фиг.2г)  вл етс  результатом взаимодействи  тридцати шести точек изображени . Сигналы U подаютс  на блок 3/ затем они. передаю.тс  по каналу 25 к разделителю 24.Блок 3 по-разному сжимает сигналы. Он может,например,передавать, сигналы (см. фи.г. 2 а) с помощью некоторого числа бит, несколько меньшим

е числом бит сигналы типа (см.фиг.2 б,в) и еще меньшим числом бит сигналы типа (см. фиг. 2 г). Эти последние сигналь вообще не требуетс  передавать. В блоке 3 может использоватьс  процесс компрессии, известный дл  случа 

0 обычного преобразовани  Адамара.

: Коэффициент oi определ етс  экспериментально . Наилучшие результаты получаютс  при значени х Л 0,1-0,2. 5 Величина 0,125 кажетс  особенно ин тересной,как по даваемым ею результатам , так и из-за простоты ее цифрсэвого кодировани .

Декодирующее устройство содержит, Q как и кодирующее устройство, два

одинаковых преобраз.овател  13, 14 на регистрах 15, 17, один из которых сййЭан с декодированием строк, а второй - с декодированием колонок.

5 Запоминающий блок 22 первого преобразовател  13 был заполнен строками и коэффициенты вводились повторно. Сигнал У 2р1-2 пЬдаетСй на регистр 15 второго преобразовател  14, в котором

0 он задерживаетс  на врем  с, а также на блок 18. ригнал U, 1 вы од щий из регистра 15, подаётс : на регистр 16 дл  задержки на врем  /S, а также на блок 20, Сигнал , выход щий

ее из iperiicTpa 16, подаетс  йа-блоки 21, . 19 и на регистр 17 имеющий задержку на 2t. Сигнал и «2-ь-2 выход щий иЗ регистра 17, поддаетс  на блок 18,.. выход которого подключен к блоку 23 умножени  на Oi. Выходблока 23 подсоJO единен к блоку 20, а выход последнего соединен с блоками 21 и 19. Наконец, эти две последние упом нутые схемы соединены с запоминающим блоком 11, выход которого  вл етс  выходом деког

65 дирующего устройства. На фиг. 3 а показано изображение, имеющее 12 точек в строке и 12 строк Пр моугольник R, охватывающий шесть выборок, перемещаетс  вдоль строки от положени  RQO/ в котором он содержит две нулевые точки слева за пределами изображени , к положению RJQ, в котором он содержит две нулевые точки справа за пределами изображени . Каждое положение пр моугольника R. на строке изображени  увеличивает на два коэффициента строку преобразовани  на фиг. 38 . Эти коэффициенты относ тс  к двум различным типам. Один из них показанный белым, относитс  к а второй, показанный со штриховкой, относитс  к THnyU Qp Это и есть выборки, которые записа ны в запоминающем блоке 11. Прежде чем подвергнуть преобразова ние строки преобразованию в колонку мен етс  коэффициент U2V-2р + 1 матрице (см. фиг. 3& ) местами с коэффициентом Oii,+ 2p - тем, чтобы получить матрицу на фиг. 3 в. Другими словами, матрица пор дка 12x12 (см. фиг. 3 б) разбиваетс  на матрицы пор дка 2x2 и эти последние матрицы преобразуютс . Эта перестройка матрицы на фиг. 3& осуществл ема  дл  получени  матрицы на фиг. 3 в, дает возможность применить преобразователь 1, идентичный преобразователю 2, дл  строк в качестве кодирующего каскада дл  колонок. Возвраща сь к случаю матрицы выборок бхб, каскад кодйрова ни  дл  строк служит дл  умножени  каждой выборки строки, формиру  линейную матрицу пор дка 1x6 на общую матрицу множитель пор дка 6x2, что Обеспечивает получение матрицы пор дка 1x2 дл  каждой выборки строки. Все эти матрицы строк образуют результирующую матрицу пор дка 6x2. Однако, когда получена матрица 6x2, т.е. когда средн   и права  матрицы перемножены между собой, остаетс  еще процедура перемножени  полученной результирующей матрицы на левую матрицу: Г ООЦОО -ot-CCl-loi-ot. Это умножение представл ет собой операцию перемножени  матрицы пор дка 2x6 на матрицу пор дка 6x2, что дает результирующую матрицу пор дка .2x2. Удобно преобразовать матрицу коэффициента U пор дка 6x2 в матрицу 2x6, и преобразовать общую матрицумножитель пор дка 2x6 в матрицу 6x2, что позвол ет использовать тот же алгоритм умножени , который применен дл  преобразовани  строк и дл  преобразовани  колонок. Принима , что преобразование матричного произведени  равно произведению преобразований, вз тому в обратном пор дке , произведение может быть записано путем замены матрицы (1) матрицей ( 1) и матрицы (П) - матрицей СП ) и изменением направлени  умножентл г

Если рассмотреть каждую составл ющую матрицу пор дка 2x2, образующую матрицу U коэффициентов, то можно заметить , что они получаютс  одна из другой путем перестановки.

Преобразование, осуществл емое дл  матрицы на фиг. 3 а, вновь осуществл етс  дл  матрицы на фиг. 3 в, т.е. пр моугольник R, охватывающий шесть выборок, перемещаетс  вдоль строки из положени  ROO когда он охватывает две нулевых выборки обрабатываемой строки - выборки и Q-Q и и выборки и.о и U Q в положение .В действительности в запоминающий блок 11 поступают данные, считываемые построчно с матрицы на фиг. 3 в, причем данные верхней и нижней строк запоминаютс  в регистрах 5,6.

Когда пр моугольник R перемещаетс  вдоль четных строк матрицы на фиг. 3 (белые квадраты), то .вырабатываютс  коэффициенты вида U,2p Р перемещении вдоль нечетных строк (коса  штриховка) - вырабатываютс  коэффициенты U4,ap+( t LJi4i ,2p+-i

Матрица на фиг. 3 г заполн етс  строка за строкой коэффициентами разного вида,причем первые, показанные знаком CZ , соответствуют видуи ч,. вторые, показанные знаком KS3 , соответствуют виду ,2p , третьи, показанные знаком /.Л , соответствуют виду 1124 2Р+1 и четвертые, показанные знаком , соответствуют

виду U.i+t.p.

В предложенном устройстве уменьшаютс  искажени  при передаче и приеме сигнала изображени .

Claims (1)

1. Формула изобретени  , Устройство дл  передачи и приема кодированного сигнала изображени , содержащее на передающей стороне последовательно соединенные первый, второй идентичные преобразователи сигнала и блок сжати  сигнала, выход 5 которого через канал св зи подключен к приёмной стороне, состо щей из последовательно соединенных третьего и четвертого идентичных преобразователей сигнала, отличающеес  тем, 10 что, с целью уменьшени  искажений при передаче и приеме сигнала изобразкени , на йередающей стороне первый и второй преобразователи сигналов содержат три регистра, два блока сложени , два бло-|5 ка вычитани  и запоминающий блок, при

   -л--;. .. - .

   ЭТОМ вход и выход первого регистра подключены соответственно к первым и втЬрым входам первого блока вычитани  и первого блока сложени , выход ка що-чд го из которых соответственно через второй регистр и последовательно соединенные третий регистр и второй блбк

   M:4,. х. -1-/ - ,. 1

   вычитаний Подключены соответственно ft ftepBoKiy и втд1э6му входам второго блока сложени , выход которого подключен к входу запоминающего блока, а на приемной стороне третий и четвертый преобразователи сигнала состо т из последовательно соединенных первого, второго и третьего регистров сдвига, двух блоков вычитани , двух блоков сложени  и запоминающего блока. При этом вход первого регистра сдвига г|одсоединен к первому входу , а выход третьего регистра сдвига подключен к второму входу блока вычитани , выход которого подключен к певому входу первого блока сложени  через умножитель, к второму входу которого подключен выход первого регистра сдвига, при этом второй выход регистра сдвига подключен к первым входам соответственно второго блока сложени  и второго блока вычитани , выход каждого из которых подключен соответственно к первому и второму входам запоминающего блока.